トップページ
⇒
tech
327コメント
104KB
暇だからVHDLでも書こうかな
全部
前100
次100
最新50
■ このスレッドは過去ログ倉庫に格納されています
0185
デフォルトの名無しさん
NG
NG
>>184
別に何とも思わんね。>VHDL
逆にVerilogの曖昧に出来てしまう記述の方が合成の時
不安になるから結局似たような厳格な記述になる。
少なくとも言語の優劣を語っても無意味。
全部
前100
次100
最新50
■ このスレッドは過去ログ倉庫に格納されています