【Verilog】記述言語で論理設計 Project2【VHDL】
レス数が900を超えています。1000を超えると表示できなくなるよ。
0938774ワット発電中さん
2005/07/23(土) 09:33:30ID:OAhy7nRgCLA = carry look ahead ってのは理解してる?
最近のCPLD/FPGAは、ロジックセルに加算器のためのキャリー専用パスを
持ってたりするから、HDLで A <= B + C みたいな書き方した方が
一般に良い結果が得られるぞ
レス数が900を超えています。1000を超えると表示できなくなるよ。