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denki
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【Verilog】記述言語で論理設計 Project2【VHDL】
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0093
91
04/11/15 22:23:49
ID:j8LiZ9Yi
補足、かえって見難くなるかもしれんが、俺の場合こんな記述したりしてる。
if の方がマシかもしれんが・・・。
case inp_d(3 downto 1) is
when "011" => port1 <= "0010";
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