【Verilog】記述言語で論理設計 Project2【VHDL】
レス数が900を超えています。1000を超えると表示できなくなるよ。
0917774ワット発電中さん
2005/07/19(火) 07:37:11ID:GnIAr5ZR>信号の状態流れを直接記述出来る言語は今のところVHDLだけです。
お前がVHDLしか理解できてないことがよくわかった。
くだらんこと取り上げてVHDLがあたかも優位であるような主張するとはマヌケの極みか？
死んだらどうよ？
レス数が900を超えています。1000を超えると表示できなくなるよ。