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【Verilog】記述言語で論理設計 Project2【VHDL】

レス数が900を超えています。1000を超えると表示できなくなるよ。

0916774ワット発電中さん

2005/07/19(火) 01:46:07ID:EYS770us

>>910
信号の状態流れを直接記述出来る言語は今のところVHDLだけです。

どっちが良いとか言わないがそれを解ってないお前はかなりの馬鹿だね。

レス数が900を超えています。1000を超えると表示できなくなるよ。