【Verilog】記述言語で論理設計 Project2【VHDL】
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0087774ワット発電中さん
04/11/15 14:21:07ID:HGhJspiKCQ出版のFPGA評価キットやxilinxの評価キットのISE(webpack)で実配線(フロアプラン作成のこと?)まで可能です。jtagで実機に書くことも可能です。
来月のデザインウェーブマガヅンにspartan-3が付いて2000円だそうです。
周辺をちょっと自力で作らなくちゃいけませんが、1万円程度のスターターキットを
買ってHDLだけの開発にがんがるか、DWMを買って半田付けからがんがるか迷ってください。
仕事で800万ゲート×4って言う開発してましたけど、この規模になったらfoundationかなと思いますが、それ以外ならフリーツールで十分かと
思います。
個人的にはステートマシンの記述が楽チンなvisualeliteとかsimplifyproとかがフリー版(機能限定でもいいから)で出てくれれば裾野が広がると思うんですけどねえ・・・
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