【Verilog】記述言語で論理設計 Project2【VHDL】
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0862774ワット発電中さん
2005/07/12(火) 11:34:38ID:gzKS2aJ/大昔の知識で喋るな。たとえば剤でFDDを推論させるために
always @ (posedge C or negedge C) begin
Q <= D;
end
という実例がライブラリガイドに載っている。
Dual edge FF を推論させるにはこう書くしかないから、
今は書けるようになっているのが普通だ。
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