ちょとVHDLについて教えてもらいたいことがあるのですが…
CASE文で条件式中のビットの一部に不定のXを入れた場合は
どうなるのですか？
例えばwhen"011X"=>PORT1<="0010"
とした場合、0111及び0110両方で条件が成り立つのか、それとも
Xは0か1どちらも問わないものだとソフトが判断して0111か0110の
どちらかに固定されてしまったりするのですか？
教えてください…