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denki
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【Verilog】記述言語で論理設計 Project2【VHDL】
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0820
774ワット発電中さん
2005/07/04(月) 21:08:40
ID:K2+JnxjR
verilogだとwireかregかで明示的に書けるけど、
VHDLだとそれが出来ないってことやね。
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