【Verilog】記述言語で論理設計 Project2【VHDL】
■ このスレッドは過去ログ倉庫に格納されています
0798774ワット発電中さん
2005/06/30(木) 20:38:43ID:cTpDojFz`define STATE1 3'b000
と
parameter STATE1 3'b000
はどう使い分ければいいのでしょうか？
parameterだとモジュールごとに同じのを書かないとだめみたいだし、
`defineだとレオナルドでは警告がでたし、
同じ定義を複数のモジュールやファイルで共用はできないのでしょうか？
■ このスレッドは過去ログ倉庫に格納されています