【Verilog】記述言語で論理設計 Project2【VHDL】
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0078774ワット発電中さん
04/11/12 05:49:24ID:wUOQPMwrTutorial見てても多層化されたVerilogのモジュールを一切使っては
いませんでしたが。やっぱ平坦なファイルしか使用できないのでしょうか?
それともプロジェクトに追加しさえすればBlock Diagram上に表現されて
ないVerilogファイルでも他のモジュール内のサブモジュールとして
利用できるのでしょうか?誰か教えて下さい。
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