verilogの達人の方へ

clk ＿|￣|＿|￣|＿|￣|＿|￣|＿|￣|＿|￣|＿|￣|＿|￣|＿|￣|＿|￣|

reset　 ＿＿＿＿＿＿＿＿＿＿＿＿|￣￣￣￣￣￣￣￣￣￣￣￣￣￣￣￣￣

q ＿＿＿＿＿＿＿＿＿＿＿＿＿|￣|＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿



上のようなクロック入力に対してリセット後1クロックのみ検出する信号qの作り方教えていただけませんか？

宿題ができずに困っています。

お願いします。