【Verilog】記述言語で論理設計 Project2【VHDL】
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0739774ワット発電中さん
2005/06/21(火) 20:29:05ID:O3UjfOs8・暗黙の了解で、チーム内では全角コメント禁止なんだけど、これはやはり常識なんでしょうか。
・全角コメントで不具合出た合成ツールってあるんですか?
この間、ソフト屋さんのソースを眺める機会があったのですが、
全角コメントばっかりで羨ましかったです。
ソフト屋「だって、デバイスもツールも国産(Renesas)だから」
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