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【Verilog】記述言語で論理設計 Project2【VHDL】

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0702774ワット発電中さん

2005/05/26(木) 19:17:12ID:LemZlmN/

>>701
signalで宣言してifで切り替えれば？
constantにしてるのは面積もったいないから？

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