【Verilog】記述言語で論理設計 Project2【VHDL】

皆さんレスありがとう。

できれば解決したいので、もう少し具体的に質問させて下さい。

現在、下記の様な記述をパッケージにまとめてあります。
　　constant TABLE_A : std_logic_vector(3 downto 0) := "1111";--System A
　　constant TABLE_B : std_logic_vector(3 downto 0) := "0001";--System A
--　constant TABLE_A : std_logic_vector(3 downto 0) := "1000";--System B
--　constant TABLE_B : std_logic_vector(3 downto 0) := "0010";--System B
System AとSystem Bを使い分けるのに、コメント行を入れ替えています。

この作業をスマートにしたいと考えているのですが、皆さんお知恵を！m(__)m