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【Verilog】記述言語で論理設計 Project2【VHDL】

■ このスレッドは過去ログ倉庫に格納されています
0001792= ◆YMO/ALTERA 04/09/03 12:21ID:p+kby74r
HDLの処理系も、それを実際に動かすシミュレータ・評価基板も
安価で入手できるようになってきました。

このスレが目に入ったおまえ! HDLで何か作って遊んでみませんか。

日曜工作のHDL書き、学生さん、プロの方、カキコお待ちしております。
関連情報は >>2-10 あたり。

前スレ
【Verilog】プログラムで作る回路 Project1【VHDL】
http://science3.2ch.net/test/read.cgi/denki/1072330555/l50
0666774ワット発電中さん2005/05/15(日) 14:28:07ID:gFzd/QJy
釣りに対して>>661がうまくエサ取りを演じたのに、
まだ釣られますか。そうですか。
ダボハゼ並みですね。
0667774ワット発電中さん2005/05/15(日) 23:17:12ID:I27Cgrk7
>>665
たぶん>>661はセンシティビティリストのどこに間違いがあるかも判ってないよ。

もしくは完璧な釣りだな。

＞ when others => DATA <= "ZZZZZZZZ";
なんて書きながら

＞ if RESET = '1' then
＞DATA <= "ZZZZZZZZ";
＞else
などと．．．けっこううまい釣りだよ
06686672005/05/15(日) 23:18:00ID:I27Cgrk7
ごめん。
>>661ではなく、>>660でした
0669774ワット発電中さん2005/05/16(月) 00:36:05ID:wNMEogmY
RESET信号が入ったら無条件でDATAはトライステート
んでADRESが「001」、[010]の時意外はトライステート。
何か問題ありますか？
センシティビティリストは「RESET」と「ADRES」だけ見張っていればいいからこの2つだけ入れました。
06706672005/05/16(月) 00:52:18ID:8DUMjoS4
>>669
＞ センシティビティリストは「RESET」と「ADRES」だけ見張っていればいいから
ごめん、釣りじゃなかったのね。
本当に聞いているんだね。

オマエさんのセンシティビティリストの考え方、間違ってるよ。
答えは自分で見つけな。


0671774ワット発電中さん2005/05/16(月) 00:55:27ID:wNMEogmY
非同期回路なのに入力信号が全部センシティビティリストに入っていないってことを言ってるんですか？
0672774ワット発電中さん2005/05/16(月) 01:09:47ID:Gj2xIsPh
素人の漏れには、センシビリティリストは、どこが間違ってるか
ようワカラン。合ってそうに見える。

> RESET信号が入ったら無条件でDATAはトライステート
ハイ・インピーダンスとか言わないの？　もしかして、
「Ｚ＝トライステートと呼ぶ＝オープンドレイン！？なんだそれ」という図式？？？
0673774ワット発電中さん2005/05/16(月) 10:26:51ID:xk1r6bSl
ま、まともな会社ならトライステートを
３ステート(3-state, three-state)って
標記するよう指導されるわけだが。。。
0674774ワット発電中さん2005/05/16(月) 12:10:41ID:dAv8fSHD
triが3を意味する事を知らんようだ
0675774ワット発電中さん2005/05/16(月) 12:55:06ID:1vkX0Rja
いやトライステートっていうよ。これはまっとうな用語だよ。それでみーんな意味が通じる。
そんなことで変更が必要なら、
ペンタ、ヘキサも変更せにゃならん。
06766512005/05/16(月) 21:03:21ID:wNMEogmY
自己解決しました。「0」と「Z」の出力ならオープンドレインになるのは当たり前でした。
初心者マークとれてから来ます。
でも、センシティビティリストの件は分かんね〜わ。
0677774ワット発電中さん2005/05/16(月) 21:11:42ID:ShTS7dqE
ちょうど出てきたので、ちょっとその辺のこと教えてくださいな。

di tri tetra penta hexaでググると、そっち系の呼び方のページが出てくるけど、
ICなんかによくあるdual、triple、quadなんかの一覧って、どこかにありますか？
あと、２はダイだったりバイだったりしますよね。ダイポールアンテナとか
バイポーラトランジスタとか。このへんはどういう話なんでしょうか。
0678774ワット発電中さん2005/05/16(月) 21:31:36ID:9soW1er8
>>674
商標の話かと思ってたが、マジボケだったのか>>673
06796732005/05/16(月) 22:22:18ID:rLBvdL3M
>>678
>商標の話かと思ってたが、マジボケだったのか

いや、商標の話をしてたんだけどｗ
>>674-675 には笑わせてもらったよ。

0680774ワット発電中さん2005/05/16(月) 22:59:15ID:McxtgdLl
>>679
なんだか苦しいね。
日本語不自由か？
0681774ワット発電中さん2005/05/16(月) 23:09:55ID:P6RYwksH
用語検索 トライ・ステート （tri state）
用語検索. トライ・ステート （tri state）. [同]→3ステート. ナショナル・セミ
コンダクター社の商標． 用語検索インデックスへ戻 る 用語検索のトップに戻る Copyright
1997-2000 トランジスタ技術編集部.
www.cqpub.co.jp/term/tristate.htm - 2k - キャッシュ - 関連ページ

0682774ワット発電中さん2005/05/16(月) 23:30:36ID:/8fSzhyC
商標というのはその名称を使った商品を登録企業に無断で販売しちゃいかんと言う話だろ？
トライステートと言う用語を使って解説してる書籍なんていくらでもあるわけだが。
ここでいうような仕様書とか解説中に記載することは特に問題にならんのじゃないか？
よくあるだろ。欄外にXXはYY社の登録商標ですってやつ。
0683774ワット発電中さん2005/05/17(火) 00:06:03ID:ERz/+5Lc
誰がハゲやねん！
06846512005/05/17(火) 01:07:50ID:tqcqalrI
>>670
このコードにセンシティビティリストがあること自体が間違ってるってことか。
06856672005/05/17(火) 01:22:37ID:bkxM2nFx
>>684
おまえ、アホか。しらべてないやろ。

なんでIN_A/IN_B/IN_Cをセンシティビティリストにいれんのや。

これ以上聞くな。アホらしいから。だからだれも相手にせんの。
0686774ワット発電中さん2005/05/17(火) 01:24:47ID:yLX1AV2l
>>685
この板に君のような奴は不要。
目障りだから消えてくれ。
0687774ワット発電中さん2005/05/17(火) 01:35:14ID:SnMYMpm9
だな。
667の記述こそ釣り。
0688774ワット発電中さん2005/05/17(火) 01:41:32ID:tqcqalrI
全部組み合わせ回路で作ってるからセンシティビティリストはいらないでしょ？
0689774ワット発電中さん2005/05/17(火) 02:30:07ID:eNK5curG
しかし、>>652が即答してるのによく伸びるなー
0690774ワット発電中さん2005/05/17(火) 08:09:24ID:p3uLDjHp
>>677はギリシヤ語/ラテン語の基礎もしらんのか 無教養だな
diは普通の2 biは双数
0691774ワット発電中さん2005/05/17(火) 21:54:47ID:GYtGT1z5
biの系統の３とか４とかはない・・・ということでいいのかな？
dualとかの方は何？
0692774ワット発電中さん2005/05/17(火) 23:21:23ID:p3uLDjHp
dualはラテン語の「普通の2」の形容詞形
0693774ワット発電中さん2005/05/18(水) 21:29:12ID:09Do903X
どう検索しても一覧は出てこない・・・・・もう風呂入って寝よう
0694774ワット発電中さん2005/05/24(火) 22:36:48ID:XhnVf7D0
質問させて頂きます。

VHDLでC言語の「#ifdef 〜 #endif」と同等の処理を
行いたいのですが、どなたか教えて頂けませんか？
0695774ワット発電中さん2005/05/24(火) 23:36:49ID:iFgyQacm
Cのプリプロセッサ使え
0696774ワット発電中さん2005/05/25(水) 00:49:35ID:k9OAL1Ql
無い

ゆえにVerilog-HDL使いが居る。
0697774ワット発電中さん2005/05/25(水) 09:57:19ID:cBYTkSkz
いまどき ccpとかgcc -Eじゃなくて m4使うだろ
06986942005/05/25(水) 12:46:53ID:bnwleK92
情報感謝です。
うーん、解決方法を探さねば・・・
0699：774ワット発電中さん2005/05/25(水) 23:35:29ID:9Qwiuam+
if generateは？
0700 ◆YMO/ALTERA 2005/05/26(木) 12:42:00ID:ms4YOkYR
合成の結果定数項になってことごとく消えて失せるだろうと
シンセサイザの力を信じて記述してる(汗
07016942005/05/26(木) 16:59:56ID:IuiE0bP4
皆さんレスありがとう。

できれば解決したいので、もう少し具体的に質問させて下さい。

現在、下記の様な記述をパッケージにまとめてあります。
　　constant TABLE_A : std_logic_vector(3 downto 0) := "1111";--System A
　　constant TABLE_B : std_logic_vector(3 downto 0) := "0001";--System A
--　constant TABLE_A : std_logic_vector(3 downto 0) := "1000";--System B
--　constant TABLE_B : std_logic_vector(3 downto 0) := "0010";--System B
System AとSystem Bを使い分けるのに、コメント行を入れ替えています。

この作業をスマートにしたいと考えているのですが、皆さんお知恵を！m(__)m
0702774ワット発電中さん2005/05/26(木) 19:17:12ID:LemZlmN/
>>701
signalで宣言してifで切り替えれば？
constantにしてるのは面積もったいないから？
07036942005/05/27(金) 11:31:07ID:QHEYeCXA
>>702さんコメントありがとう。

constantにしているのは、複数ソース内で利用するために
「パッケージでconstant宣言！」しか方法が分からなかった為です。

どんな方法でも、複数ソース内で利用できれば何でも良いのですが・・・
0704774ワット発電中さん2005/05/27(金) 19:23:34ID:1eReoTOh
こんなんじゃだめかいのう。
library ieee;
use ieee.std_logic_1164.all;
package SystemLib is
    constant SystemNumber :   integer := 0    ;
    function TABLE_A return std_logic_vector;
end SystemLib;
package body SystemLib is
    function TABLE_A return std_logic_vector is
        variable var: std_logic_vector(3 downto 0);
    begin
        case (SystemNumber) is
            when 0      =>  var :=  "0011"  ;
            when others =>  var :=  "1010"  ;
        end case;
        return var;
    end;
end SystemLib;
0705774ワット発電中さん2005/05/27(金) 22:37:59ID:kod8k8po
>>694
configuration
0706タスク2005/05/30(月) 20:51:28ID:ZVhUdiy8
俺は論文書いてたいけど、テーマは並列LSCの通信部の設計、製作に関すること。誰が俺に助けてくれませんか？できれば、俺と連絡して
もちろん、お金あげるから
0707774ワット発電中さん2005/05/30(月) 20:54:16ID:LiJvs7xQ
やだ。
0708俺様 ◆f0ugTrYQRI 2005/05/30(月) 21:19:08ID:9Ye+LOJI
（；´Д｀）ﾊｧﾊｧ 　夏はやっぱりキンチョウ…
0709774ワット発電中さん2005/05/31(火) 00:20:20ID:0StKJsP0
>>706
そんな日本語で論文を書くのか
0710774ワット発電中さん2005/05/31(火) 09:49:01ID:VlzJgi5e
論文は英語で書くもんだ
そして2chは日本語で書くもんだ
07116942005/05/31(火) 19:14:43ID:t3NT+PFo
>>704さんコメントありがとうございます。
　704さんの方法で実現できそうです。

>>705さんもコメントありがとうございました。
ググッてみたのですが、答えらしき所まで辿り着きませんでした。
情報を生かす事ができずにすいません。

皆さんのおかげでスッキリできそうです。では。
0712774ワット発電中さん2005/06/03(金) 05:29:36ID:dLroBs/g
ttp://www.ascii.co.jp/1chip
http://find.2ch.net/?STR=%A3%B1%A5%C1%A5%C3%A5%D7&COUNT=10&TYPE=TITLE&BBS=ALL
0713774ワット発電中さん2005/06/13(月) 17:39:58ID:G4/tYFUU
Verilog 2001 拡張された文法に関してうまく解説してある参考書教えろ
ヲーニング出まくりなのだが、きれいに書き直して消せるものなのか
0714774ワット発電中さん2005/06/13(月) 21:28:35ID:AYy9lSvK
電気的にあまり詳しくなくても 論理と言語を知ってれば仕事はできますか？
0715774ワット発電中さん2005/06/13(月) 22:39:33ID:BQt4dmam
電気を知ってるに越したことはない。
仕事なら知ってたほうが良いとｵﾓﾌ。
0716774ワット発電中さん2005/06/14(火) 08:58:50ID:cLnSsTT4
確かに知ってる方が良い。
でも、単なるパラメータという扱いもできなくなってしまっているように思える。
なんか、もう電気屋の仕事じゃないような気がしてきてちと悲しい。
07177162005/06/14(火) 09:01:53ID:cLnSsTT4
連投すみません

×　でも、単なるパラメータという扱いもできなくなってしまっているように思える。
○　でも、単なるパラメータという扱い方になってきてしまってるようにも思える。
訂正です。
皆さんはどう思いますか。私が単なるオサンだからでしょうか。
これで、Cベース設計がデフォの時代がきたら…
0718774ワット発電中さん2005/06/14(火) 12:44:13ID:cIkGHkKc
>>716
アナログから入ったオヤジだが、俺もFPGAは電気と違う気がしてる。
でも理論はFPGAに持って来れるので、昔やった事がまるっきり無駄とは思っていない。
昔苦労して調整して作ったフィルターとかが、信号処理回路作ってFPGAに入れられた時は
マジ感動した。　調整いらねーじゃん！　って。

>>714
それでも仕事はできるが、今の状況では選択肢がかなり狭められるような気がする。
将来的には、ハードを理解していないFPGA屋が普通になっていくと思うが・・・
0719774ワット発電中さん2005/06/14(火) 17:12:47ID:CJ2IsWTN
FPGAが今後も信号処理に使われつづけるかは？じゃないかな。
100MHzくらいまでが安心して使える周波数で、1GHzは多分無理。
この周波数になるとメニーコアとかDSPアレイの方が適してるような気がしてる。
自由度は高いが、配線遅延がホントうざすぎる。
一人の信号処理屋が、FPGAもDSPも使いこなすのは負担が大きいよな。
0720774ワット発電中さん2005/06/14(火) 20:19:54ID:uqWNI1k4
FPGA設計ってCとか他の言語やってなくても デシタル回路の仕組みわかって
言語書ければそれでできるんじゃないかって 以前 文系のやつがバリバリやってるってのみたことあるし
0721774ワット発電中さん2005/06/14(火) 20:29:00ID:oPw+GkzO
別にプログラム言語できる必要性はないし、
ディジタル回路が理解できればHDLを習得して回路を書くことはできるだろうが、
例えばFFTを回路に起こしてくれと言われたら文系君にはできない。
タイムチャートまでしっかり仕様書に書いてもらって下位設計としてHDL専念するのであればできると思うけど、
公的スペックをポンと渡されて上位設計->下位設計に及ぶような仕事は多分無理
0722774ワット発電中さん2005/06/14(火) 22:53:55ID:+fL0y+ee
ASICに電気の知識は必ずしも必要ではないんでないかい。
ARMもド素人が設計したって話しだし。
0723774ワット発電中さん2005/06/14(火) 23:07:39ID:uqWNI1k4
制御系のエンジニアに電気知識が必要かって話だねぇ
ソフトもハードも使いこなせる人材は少ない
0724774ワット発電中さん2005/06/14(火) 23:11:50ID:NwrQL4xf
っていうか実現しようとする機能に関しての知識は必要。

ARMは電気分野のド素人かもしれないが、アーキテクチャや情報理論、
論理設計に関してはそれなりのプロだろ。完全ステートマシンを目指してたとか言ってたし。

で、ASICでもライブラリ弄って特殊なインターフェイスを実現するつもりなら
それなりに電気の知識はいるだろうと思われ。
0725774ワット発電中さん2005/06/14(火) 23:47:37ID:+fL0y+ee
チト記憶違い。電気の知識はあったみたい。
半導体設計のド素人だったみたい。
ttp://www.cqpub.co.jp/hanbai/pdf/MIFZ200310/MIFZ200310_TECHI18.pdf
0726774ワット発電中さん2005/06/15(水) 02:06:35ID:5d5Jo6UE
いまは文系に情報処理系の学科を置いてる大学が多いんじゃないの？
そういうとこを出た奴がみんな使えるかどうかはまた別問題だが、探せば中には優秀な奴もいるんじゃない？
0727774ワット発電中さん2005/06/15(水) 12:16:44ID:x9MMD2hm
熱とかジッタとかスキューとか駆動電流とか終端とかを気にせずに済む時代が来ますか？

と思ったけど、設計担当範囲の話になるのか。
0728774ワット発電中さん2005/06/15(水) 12:47:22ID:iN37Q4cD
>>727
熱とかジッタとかスキューとかファンイン・アウトとか終端とかを気にせず設計した
オープンハードウエア界の巨匠は存在したけどねw
0729774ワット発電中さん2005/06/15(水) 23:37:00ID:s1SJavJl
文系の情報処理ってプログラミングもやるのか？
情報科学とか 要は社会学みたいなことやるんじゃないの？
二年ぐらい前に 一からFPGA教えますみたいな派遣あったような記憶あるけど
採用試験にIQテストってのがあったW まあ確かにこういうのはIQの高さに比例するかもしれない
0730774ワット発電中さん2005/06/15(水) 23:51:40ID:Z2649FH3
ソフトを書ければ物が出来る時代はそこまで来てる。
でもそれが使い物になる代物に合成される様になるにはまだまだ時間がかかるだろうね。

根底はいつも泥臭い物、これは多分これから先も変わらないよ。
0731774ワット発電中さん2005/06/15(水) 23:55:18ID:i1/JnM/N
そこんところ勘違いしてハードを馬鹿にするソフト屋志望の若者がおおいっす。
0732774ワット発電中さん2005/06/16(木) 00:04:16ID:7g3ZrvNO
そうそう。「低級言語」はレベルひく〜（低い）って意味じゃないぞ。
ハードにより近いって意味だ＞うちのソフト屋
0733774ワット発電中さん2005/06/16(木) 01:47:52ID:zNol4mg5
>>728
それはトヨ（以下自粛
0734774ワット発電中さん2005/06/16(木) 20:11:37ID:QCmadF77
今だってFPGAにぶち込むだけなら、熱もskewも気にしなくて平気じゃん。
0735774ワット発電中さん2005/06/17(金) 12:10:37ID:4Ezuob99
回路規模から熱計算してからでなきゃ
とてもじゃないがデバイス選べない。
FPGAの発熱がすごくて基板が変色したこともあった…

小規模ならなんも気にせんけど
0736774ワット発電中さん2005/06/19(日) 01:16:51ID:tqujOr4u
フロアプランの段階で熱まで予想できるツールもあるが、素人さんが使える値段じゃないね。
0737774ワット発電中さん2005/06/19(日) 02:58:43ID:J5C8xv0N
ストラタ熱杉
0738774ワット発電中さん2005/06/20(月) 17:10:54ID:4/+H9ZYi
FPGA用のクリップ+ヒート辛苦ってある？
0739774ワット発電中さん2005/06/21(火) 20:29:05ID:O3UjfOs8
すんません、初歩的なことだとは思うんですが質問させてください。

・暗黙の了解で、チーム内では全角コメント禁止なんだけど、これはやはり常識なんでしょうか。
・全角コメントで不具合出た合成ツールってあるんですか？

この間、ソフト屋さんのソースを眺める機会があったのですが、
全角コメントばっかりで羨ましかったです。
ソフト屋「だって、デバイスもツールも国産（Renesas）だから」
0740774ワット発電中さん2005/06/21(火) 20:39:29ID:aEPqYliu
つうか言語仕様で2バイト文字は許されてないでしょ、確か…
0741774ワット発電中さん2005/06/21(火) 21:23:10ID:O3UjfOs8
(´･ω･｀)そうでしたか…ｱﾘｶﾞﾄu
0742774ワット発電中さん2005/06/22(水) 07:48:28ID:JWaSnhuA
フォルダ名にもファイル名にもコメントにも全角文字使うなよ 超ダサい
つーか、全角コメントが羨ましいって心理 本気で理解できないのだが なぜ?
0743774ワット発電中さん2005/06/22(水) 12:15:43ID:VcF7mubI
gccは長らく2バイトコメントには対応してなかった。
今はどうか知らんが、ソースコードに日本語を含めないのはソフトでも常識だ。
0744774ワット発電中さん2005/06/22(水) 12:18:22ID:BQwKJBc6
英語の苦手な純朴の日本人だからです。
0745774ワット発電中さん2005/06/22(水) 12:42:23ID:YtB4QzpG
>>743
へっそうなの？　HDL記述に 2ByteCode 入れた事は無いが、Ｃには良く入れてる。
上司の意向で、関数の頭に日本語コメントするテンプレが付いてるのがデフォなもので・・・
もしかして、こんなソースを外に出すと恥ずかしい？
0746774ワット発電中さん2005/06/22(水) 15:40:27ID:VcF7mubI
MS XXや　Visual XXの日本版はそりゃ日本語対応してるだろうよ。
ソフトでも日本語対応になってないツールも山ほどあるってこった。
わかってから対応するんじゃなくてコメントに日本語使わないとか、
ディレクトリ関係に日本語やSpaceを使わないのは当然の防御策
0747774ワット発電中さん2005/06/22(水) 15:43:12ID:bq3eWW0g
まずは言語の仕様書をちゃんと読め
07487452005/06/22(水) 19:38:02ID:YtB4QzpG
>>746
レスサンクス。　他ツール使った時の防衛策ですね。

>>747
すんません。誤解与えちゃったみたいですね。　私は >>739 さんとは別人です。
>>743 さんのｶｷｺに、つい横から反応しちゃったもので・・・　HDL記述の2byteCodeの件は知ってます。
0749774ワット発電中さん2005/06/22(水) 23:04:22ID:Hha79Rv9
>>742
それでｶｯｺｲｲ!!っていうのも理解できん
0750774ワット発電中さん2005/06/22(水) 23:24:50ID:66LG1gHp
無理して英語で書いて間違ってると…
0751774ワット発電中さん2005/06/22(水) 23:29:06ID:wqXcHBAC
コメントはあくまでコメントだ。
正確性を期すなら仕様書にきっちり書け
0752774ワット発電中さん2005/06/22(水) 23:38:21ID:3JyUAAcL
verilogの達人の方へ

clk ＿|￣|＿|￣|＿|￣|＿|￣|＿|￣|＿|￣|＿|￣|＿|￣|＿|￣|＿|￣|

reset　 ＿＿＿＿＿＿＿＿＿＿＿＿|￣￣￣￣￣￣￣￣￣￣￣￣￣￣￣￣￣

q ＿＿＿＿＿＿＿＿＿＿＿＿＿|￣|＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿



上のようなクロック入力に対してリセット後1クロックのみ検出する信号qの作り方教えていただけませんか？

宿題ができずに困っています。

お願いします。
07537522005/06/22(水) 23:41:34ID:3JyUAAcL
なんかずれちゃいました。すみません。

リセット後最初のclkを1パルス分のみ検出したいのですが。

お願いします


＿|￣|＿|￣|＿|￣|＿|￣|＿|￣|＿|￣|＿|￣|＿|￣|＿|￣|＿|￣|　　　clk

＿＿＿＿＿＿＿＿＿＿＿＿|￣￣￣￣￣￣￣￣￣￣￣￣￣￣￣￣￣　　　reset　

＿＿＿＿＿＿＿＿＿＿＿＿＿|￣|＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿　　　q
0754774ワット発電中さん2005/06/23(木) 00:06:54ID:kGTJLsAv
>>753
うーん、これは難しい問題だな。
そもそも　こんな難しいのをVerilogで書けるのかぁ?
0755774ワット発電中さん2005/06/23(木) 00:30:37ID:uHTIDPbd
>>753
どこまで調べてどこまで考えたのか晒せや
0756774ワット発電中さん2005/06/23(木) 01:37:16ID:ssvNblqJ
どこかにI2Cのスレーブデバイスのsimulation model(verilog)、
転がってませんか？
フリーだと嬉しいんだけど…
0757774ワット発電中さん2005/06/23(木) 03:34:52ID:ChU/fL9O
assign oneshot = clk & gate;

always@(posedge clk, negedge res ) begin
if( !res ) begin
counter <= 0;
gate <= 0;
end else begin
if( !counter ) begin
counter <= counter + 1;
gate <= 1;
end else begin
gate <= 0;
end
end
end

リセット後2クロック目でひげが出るかな？
0758774ワット発電中さん2005/06/23(木) 05:14:35ID:BHwfbCsY
>>752
それだけでは仕様が不十分
resetは非同期リセットと同期リセットのどっち ?
非同期の場合、clkの立ち上がりと resetの立ち上がりが
同時に起きた場合 qをどう出力すればよいか ?
またresetの立ち上がりから qの highパルスを出力する
まで何クロックのディレイが許容されるのか ?
qはそれ以降の回路でクロック信号として使用されるのか ?
qは clkの highと同じ幅でなくてはならなのか ? 1 clk周期
ではいけないのか ?
さあ、答えれ
0759774ワット発電中さん2005/06/23(木) 06:50:18ID:qlXt37Qj
釣られ好きだなぁ
0760774ワット発電中さん2005/06/23(木) 11:19:49ID:2f3SJtDp
こんなキャラクタで波形書いてる暇があったら、HDL書いて試行錯誤してた方が良いと思うぞ
0761774ワット発電中さん2005/06/23(木) 12:14:47ID:TmPaPWlD
ｴｯｼﾞ検出も分からないようならHDL以前にﾃﾞｼﾞﾀﾙ回路の基礎からやった方がいいのでは？
07627572005/06/23(木) 15:50:51ID:5qFT/Ks/
757のリストでは配置配線後(スパ3)のSimlateで案の上ひげが乗ったので改定

module OneShot( clk, res, gate, gate2, oneshot);
input clk, res;
output oneshot;
output gate, gate2;

reg gate, gate2;
reg [3:0] counter;

assign oneshot = clk & gate & gate2;

always@(posedge clk, negedge res ) begin
if( !res ) begin
counter <= 0;
gate <= 0;
end else begin
if( !counter ) begin
counter <= counter + 1;
gate <= 1;
end else begin
gate <= 0;
end
end
end

always@(negedge clk, negedge res ) begin
if(!res ) begin
gate2 <= 0;
end else begin
if( counter ) begin
gate2 <= 0;
end else begin
gate2 <= 1;
end
end
end
endmodule

立下りでgate2をOffにした。
論理合成はXST、スパ3で273MHzで動くそうな。タイミングシミュレーションもOK
07637572005/06/23(木) 16:01:23ID:5qFT/Ks/
gate ,gate2 を出力してるのはあくまでもデバッグ用なので無視してね。
oneshotが出力
0764774ワット発電中さん2005/06/23(木) 16:35:32ID:fpaEQY/+
verilog理解できない馬鹿なのでVHDLで書いてみました。

条件はとりあえずパルスは１クロックだろうという事で設計してみました。
entity plus is
Port (clk : in std_logic;
rst : in std_logic;
one_plus: out std_logic
);
end plus;

architecture Behavioral of plus is

signal mode : std_logic;

begin
process(clk)
begin
if(clk = '1' and clk'event) then
if(rst = '0') then
mode <= '0';
one_plus <= '0';
else
if(mode = '0')then
one_plus <= '1';
mode <= '1';
else
one_plus <= '0';
mode <= '1';
end if;
end if;
end if;
end process;
end Behavioral;
0765774ワット発電中さん2005/06/23(木) 16:48:58ID:pAFX2Btt
答えを書いてるフリして藁なコードな罠
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