【Verilog】記述言語で論理設計 Project2【VHDL】
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0063774ワット発電中さん
04/10/27 08:35:25ID:Usb3PlRI合成をしたところ トップモジュールにhigh-fanout-netが出てくるという
警告が出てしまいました(TIM-134)
しかしreport_netで各netのファンアウト数を見たところ
MaxFanoutでもせいぜい30程度でしかありませんでした。
これって合成用のライブラリがおかしいってことなんでしょうか?
それともreport_netでも出てこないようなnetが存在するということなんでしょうか?
どなたかご教授ください。よろしくお願いします。
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