俺HDLはVHDLで入門したけど
verilogを試しに使ってみたらこっちの方が書きやすくて
いまはverilogだよ。
組み込みやっててCを使ってるとverilogがなじみやすいし。

ただHDLで大規模な高度なアプリをまだやったことがないので
そういうときにどっちの言語が有利なのかが分からないけどね。