VHDL と Verilog とりあえず両方試してみようと思って、１回づつ仕事で 10000LE クラスの
ALTERAで設計してみたところです。
Verilog の方が記述量が少なくて若干楽かな　と思ったんですけど、将来的な事も見越して
考えると VHDL をマスターした方がいいんですか？　次からどの言語使うべきか迷ってます。
SystemC とか言わないでね。　弱小企業ゆえ VHDL,Verilog くらいしか選択肢はありません orz