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denki
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【Verilog】記述言語で論理設計 Project2【VHDL】
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0571
774ワット発電中さん
2005/04/17(日) 20:17:19
ID:EWscBuSq
教えてください。
20msecパルス幅のパルスを入力、その15msecの状態をサンプリングし、入力
パルスが入力されたことを示すステータス信号を生成する。ステータス信号
がクリア信号により初期化される回路を作りたいんですが、検討がつきません。
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