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【Verilog】記述言語で論理設計 Project2【VHDL】

■ このスレッドは過去ログ倉庫に格納されています
0001792= ◆YMO/ALTERA 04/09/03 12:21ID:p+kby74r
HDLの処理系も、それを実際に動かすシミュレータ・評価基板も
安価で入手できるようになってきました。

このスレが目に入ったおまえ! HDLで何か作って遊んでみませんか。

日曜工作のHDL書き、学生さん、プロの方、カキコお待ちしております。
関連情報は >>2-10 あたり。

前スレ
【Verilog】プログラムで作る回路 Project1【VHDL】
http://science3.2ch.net/test/read.cgi/denki/1072330555/l50
0552774ワット発電中さん2005/04/09(土) 21:56:50ID:4kmfxmZ9
昔、20kの書き込みに１５分かかったことがあった。


ショボいノートPCだったけど。
0553774ワット発電中さん2005/04/09(土) 23:00:12ID:xyXhrluB
>>551
キミの言うとおりだったよ。
配線が間違ってた。
逝ってきます。
0554774ワット発電中さん2005/04/10(日) 00:39:47ID:tgcv7tX5
>>547
波形エディタつかってテストベンチつくるんじゃなくてHDLで直接テストベンチ作って、modelsimでシミュレーション
するのがよっぽど効率的だよ。波形エディタ使ったことあったけどこりゃあかんとすぐオモタよ。
これはQ2でも同じだけど。

>>549
ほぼ等価なのがMegaWizardにない？スンナリとは戻れないけど。
0555774ワット発電中さん2005/04/10(日) 01:00:34ID:6N8QjS9m
>554
FIRとかCORRとかあたりは無料(ISE製品版に付属)なんだけど、
Aではフィルタとか有料じゃなかった?
まあ、仕事で使うなら買うけどさ。
0556774ワット発電中さん2005/04/11(月) 12:13:19ID:KxEx39FO
正規ﾗｲｾﾝｽ版をお持ちの方は、無料もございますわよ。

ttp://www.altera.co.jp/products/ip/design/basesuite/ip-basesuite.html

0557774ワット発電中さん2005/04/11(月) 17:06:02ID:12+TlMsi
coregenの方がいろいろ種類あるなぁ
0558774ワット発電中さん2005/04/12(火) 12:20:44ID:tLxUp4KR
HDLの資格とかないんすかねぇ。
資格手当て申請できるんだけどなぁ～
0559774ワット発電中さん2005/04/13(水) 00:35:32ID:l0pQ9CHP
>>558
ttp://www.hdlab.co.jp/service/esa/esa.html
公的資格じゃないけど・・・
0560774ワット発電中さん2005/04/14(木) 13:10:15ID:FMaL+f9E
>559
へぇ～
受けた香具師様いらっしゃいますか？
0561774ワット発電中さん2005/04/14(木) 20:14:19ID:uRHFwjmN
QuartusでVHDLから回路へするやり方がよく分かりません。
誰かご教授をお願いしますだ
0562774ワット発電中さん2005/04/14(木) 20:20:28ID:G8P9tpwX
Help->Tutorialとか
0563774ワット発電中さん2005/04/14(木) 21:08:28ID:X10C6rc+
>>561
RTL Viewer の事を言ってるのかな？　あんなもの糞だぞ。
回路図から何の回路ブロックか読取るだけで一苦労。　自力で回路図書いた方がマシ。
ついでに言っとくが、web edition じゃ使え無いからねー。
0564561 2005/04/14(木) 21:56:07ID:H3pVV/tz
>>563
そうなんですか・・まだ使い始めて2日目なんで・・
良い解説サイトとか無いですかね？
0565774ワット発電中さん2005/04/15(金) 04:18:46ID:G3eRFWCG
Mentor系(leonardoとかPrecision)のブロック図表記はよくわからんが、
Synplifyの表記ってそんなに糞か？
RTL viewさせては、、、
ホホーこんな風に合成すんのか・・・と感心する俺って・・・レベル低すぎんのか？
05665632005/04/15(金) 19:53:03ID:+xIYTXZP
あれ？　回答勘違いしてるか？　質問の意図はどれだ？
　①VHDLから回路図を排出する方法
　②VHDLから回路を作る（論理合成）方法
　③VHDLから現実に動作するALTERAをプログラムする方法
俺は①だと思って回答したんだが・・・　RTL_Viewer なんか解説するまでも無いだろうし、あるとも思えない。
0567774ワット発電中さん2005/04/15(金) 22:12:19ID:0FnoZLHX
RTL Viewerみたいなスケマティック表示は慣れないと有効性が分らないよ。
決して初心者だましのツールではないと思う。
RTL書いてるときにスケマティックのイメージが頭の中で湧き、
スケマティックをみるとRTLが浮かんでくる位にRTLを習熟すると、
よさが解るし、DCなんかのマニュアルに書いてあることの意味が本当にわかってくる。
>>563みたいなこと言う奴がよくいるが、単純に解ってないだけだと思う。
0568774ワット発電中さん2005/04/15(金) 23:05:13ID:q2aABNl8
糞とまでは思わないけど、自分の合成後の回路イメージと違うところが
あると、違う場所によってはちょっとむかつく…
まぁ合成エンジンの癖をつかみ切れてない自分に対しての怒りというか…
0569774ワット発電中さん2005/04/17(日) 11:53:22ID:DyEB70tc
>>567
> RTL書いてるときにスケマティックのイメージが頭の中で湧き、
> スケマティックをみるとRTLが浮かんでくる位にRTLを習熟
ここで習熟と思ってる人多いおおいよなぁ・・・
スケマなど思い浮かばない新人の方が、余程いい記述をするのはこのあたりに
原因があると思う。
0570774ワット発電中さん2005/04/17(日) 15:38:38ID:VfjBGcTo
てか、回路の中のデータ、信号のフローを考えるとこちらの思い通りに
動かしたい場合はどうこねくり回そうがRTLに帰着するわけでプリミティブ
レベルではないにしろスケマが思い浮かばないようでは良い合成は
不可能で内科医？
現状では。
0571774ワット発電中さん2005/04/17(日) 20:17:19ID:EWscBuSq
教えてください。
20msecパルス幅のパルスを入力、その15msecの状態をサンプリングし、入力
パルスが入力されたことを示すステータス信号を生成する。ステータス信号
がクリア信号により初期化される回路を作りたいんですが、検討がつきません。
05725712005/04/17(日) 20:18:47ID:EWscBuSq
VHDLで記述してます。基準周波数は1kHzです。
0573774ワット発電中さん2005/04/17(日) 20:55:35ID:/2YYovtH
宿題は専用スレがあるよ
0574774ワット発電中さん2005/04/18(月) 00:20:41ID:Cp0PhkM+
>>571
んなもんSystemCで書いとけ！！
0575774ワット発電中さん2005/04/18(月) 18:48:22ID:azmNEgTc
>>571
真面目なFPGAサイトを荒らさないで。
0576774ワット発電中さん2005/04/18(月) 22:25:44ID:Mq041glN
宿題スレは別にあるんだから無視するに限る。
0577774ワット発電中さん2005/04/19(火) 19:44:16ID:f1U1B1YP
> 真面目なFPGAサイト
宿題なら自分でやれ、と言われたようです（ｗ
0578774ワット発電中さん2005/04/19(火) 22:13:53ID:Rj/jXeTv
俺も真面目なFPGAサイトでﾊｹｰﾝ
0579774ワット発電中さん2005/04/21(木) 21:16:38ID:wy5ueKDP
Verilog使い始めたんだけど、VHDLに比べ、エラーチェックゆるすぎ。朝から晩までシミュレーション。シミュレーションおたく用言語だね。
0580774ワット発電中さん2005/04/21(木) 22:02:46ID:ySzRt6Hy
CとPascalみたいなもんですから・・・ってか？
0581774ワット発電中さん2005/04/21(木) 23:33:13ID:M/IlrLxb
どなたかシリパラのmoduleの書き方教えていただけませんか？？
かけなくて本当に困ってます。
よろしくお願いします
0582774ワット発電中さん2005/04/21(木) 23:36:16ID:G6VzUtl+
Verilogのあいまいな言語仕様をメシの種にしてるところ
ＥＤＡ関係では多いからね。
実は大規模な開発ではVHDL使った方が楽というのは
確かだが、これは大きな声では言ってはいけない。
0583774ワット発電中さん2005/04/22(金) 00:29:10ID:pUETsLb+
大規模ってどのくらいから大規模なの？
0584774ワット発電中さん2005/04/22(金) 01:22:12ID:eijszqMM
回路規模というよりは設計者の頭数かな。

まあ一昔前だとVerilogの利点はあったよ。主にEDAツールの
関係からだけど。今はVHDLでもなんとかなる。

Verilogの大人数設計の場合は某ガイドラインに添って記述
しろってことだけど、あんなの読む時間もったいないよ。
0585774ワット発電中さん2005/04/22(金) 01:39:07ID:lhYRbtd1
某ガイドラインって一冊 5万くらいするやつかな?
0586774ワット発電中さん2005/04/22(金) 08:37:39ID:17Zv8za+
大体SystemVerilogとか言ってるけど、CからC++への言語仕様の拡張の時だとコーディング環境そのものが変わった。
言語だけでは効果が薄い。今のEDAベンダにそんな環境は作れない。つまりしがらみの無い新しい開発はVHDLを使った方がいいよってこと。でもそんな開発ほとんどないんだけど。
0587HDL初心者試行錯誤中2005/04/22(金) 22:04:42ID:ikgWlxt5
VHDL と Verilog とりあえず両方試してみようと思って、１回づつ仕事で 10000LE クラスの
ALTERAで設計してみたところです。
Verilog の方が記述量が少なくて若干楽かな　と思ったんですけど、将来的な事も見越して
考えると VHDL をマスターした方がいいんですか？　次からどの言語使うべきか迷ってます。
SystemC とか言わないでね。　弱小企業ゆえ VHDL,Verilog くらいしか選択肢はありません orz
0588774ワット発電中さん2005/04/22(金) 22:28:20ID:HXAAPBVP
>>587
VHDLが良い
弱小企業ってどれぐらいだよ？
資本金と売り上げを教えて
0589774ワット発電中さん2005/04/22(金) 23:03:07ID:ZpJ/XlHH
でも、昔からそうだけど、言語の世界って何故か汚い方が勝つ
というジンクスが・・・
0590774ワット発電中さん2005/04/22(金) 23:08:58ID:lhYRbtd1
おいらは、昔はVHDLだけだったが最近はVerilogだけになってるよ…
0591774ワット発電中さん2005/04/22(金) 23:23:28ID:YLTQ6HcR
寺のFPGAを使っている時間が長い所はVHDLが基本だと思う。
ウチもそうだし。
所が趣味の方は、例の低価格Verilogを使ってるので今は両刀に
なった。（ｳﾍ
0592774ワット発電中さん2005/04/22(金) 23:37:43ID:kDP1PSXN
>587
Verilogだよ。

VHDLみたいく記述量多くて、きちっとしてたら、
そこでバグとれちゃうじゃん。
そうなったら、コードチェッカも売れないし、
アサーションとかプロパティチェッカとかの
ありがたみも少なくなるし、なによりシミュレータが数
売れなくなるじゃん。
次はSystemVerilogがあるんだからおとなしくVerilog
使っとけってこった。

とEDAベンダーの人間は心の中で思っている。

05935872005/04/23(土) 00:23:21ID:JFVybF3M
みなさんレスありがとうございます。　貧乏人にはVHDLの方が良いってとこでしょうか。

>>588
3000万以下　というか、かなり下の方・・・　あまり突っ込まんでくらはい。
Q2だけは何とか買って貰った。
0594774ワット発電中さん2005/04/23(土) 00:41:47ID:mpw5sUre
趣味以外にもメーカで昔から言語で設計している部署の
仕事してるとverilogになると思う。
VHDLは本とかで「これからは言語で設計」と騒ぎ出して
から始めたところが多い気がする。
0595774ワット発電中さん2005/04/23(土) 02:01:13ID:cALcLF6f
altera（だったと思うけど）DSPビルダーってどうなの。
ＣレベルからFPGAに落とせるやつらしいけど。
これが出回ったら、HW言語書きは失業してしまうのでしょうか。。
0596774ワット発電中さん2005/04/23(土) 03:37:52ID:vRR/Pj17
Verilog2001でそれまであったVerilogの不満もほぼ解消じゃないの？そのあとSystemVerilogもSystemCより確実な
論理合成が期待できるだろうし。
記述のしやすいVerilogがぜったいお勧め。
VHDLは、登場したときから、そして、今も、下請けやってるとか米国防総省に納入品あるならともかく、
VHDLをつかわにゃならん理由がまったくない。
記述量多いわ、プリプロセッサはほとんど皆無。
わざわざCのプリプロセッサ通してたりする。
作業効率悪すぎ。しかもRTL書いてる限りはほとんどVerilogとやれることに差がない。今更存在意義がない。
あと
VHDLでVerilogのfunctionような明示的な組み合わせ回路の合成法ってあるんか？
0597774ワット発電中さん2005/04/23(土) 06:50:56ID:iadIVeDd
VerilogがEDA業界を支えているのは間違いない。
LSIメーカーのCAD部門もそのおこぼれに与っている。
設計の人間もいつそっち側の人間になるかもしれない。

ってことでVerilogだよ。
0598774ワット発電中さん2005/04/24(日) 09:17:10ID:O0zfwGMJ
俺HDLはVHDLで入門したけど
verilogを試しに使ってみたらこっちの方が書きやすくて
いまはverilogだよ。
組み込みやっててCを使ってるとverilogがなじみやすいし。

ただHDLで大規模な高度なアプリをまだやったことがないので
そういうときにどっちの言語が有利なのかが分からないけどね。

0599774ワット発電中さん2005/04/24(日) 15:20:14ID:bkz91xeL
俺は逆
曖昧な記述が出来てしまうVerilogはどうにも気持ちが悪くて
VerilogでもVHDL風の書き方をしてしまう。
0600774ワット発電中さん2005/04/24(日) 16:06:56ID:y3J6Uhd6
>>598
俺も同じ。
VHDLでやってたけど、作業が遅々としてすすまなかった。試しにVerilogにしてスイスイって感じだった。
予約語にしても長ったらしすぎるんだよね。
一般にVerilogから入った人はVHDLが嫌いになるっていうけど、VHDLから入って(、Verilogの便利さ知って
VHDLが大嫌いになった。VHDLは読むけど二度と書かない。
0601774ワット発電中さん2005/04/24(日) 16:19:09ID:bkz91xeL
随分了見が狭いな。
0602774ワット発電中さん2005/04/24(日) 17:27:13ID:pDbQ6OJu
不真面目なFPGAサイトってどこ？
0603774ワット発電中さん2005/04/24(日) 20:15:36ID:NIxmJdRU
俺はＶＨＤＬ派かな。
ベリは文法的には楽だけど、ミスでも通ってしまうことがある。
ＶＨは変数宣言などが厳しい分、ケアレスミスが事前に防止できて、
チョンボで日程つぶす可能性が減った。
0604774ワット発電中さん2005/04/24(日) 20:22:57ID:gNxwQBuh
>>601
それで食えるならそれが正解。
0605774ワット発電中さん2005/04/25(月) 12:09:19ID:4+9AkTV9
海外はVerilog、国内はVHDLって感じ。
米系メーカーでＣＰＵ作ってたころはVerilogばかりだった。
独立起業して国内メーカーを相手にするようになったらほとんどVHDL。
社内ＩＰの開発はいまもVerilogでやってる。これは好みの問題かな。
PascalよりＣが好きなのと同じようなもん？
0606774ワット発電中さん2005/04/25(月) 12:35:52ID:y04O3WE2
C++よりDelphi(Object Pascal)が開発もデバッグも楽だけど
それでもVHDLよりはVerilogの方が気に入って使っている。
どうしてもVHDL要る時はVerilogで作ってから自動変換汁！
0607774ワット発電中さん2005/04/25(月) 15:21:32ID:2bJ/vJmf
AHDL派とゆーツワモノはおらんか？

0608774ワット発電中さん2005/04/25(月) 15:32:57ID:dBcwvxVd
>>605
>国内はVHDLって感じ。
それはおまいが相手してる会社の話だ。
俺の知ってるとこ(大手)はVerilogが多い。
あとHDLがらみの求人見てみろ。圧倒的にVerilogが多い。
もっとも俺の知ってるとこはFPGAまでは試作でそのあとASICまでを考えてるとこ。
FPGAで作業完了してるとこは未だにVHDLにしがみついてるのかもしれん。
0609774ワット発電中さん2005/04/25(月) 16:22:52ID:PKp6kwUm
某社のMIPSプロセッサもVerilogで書いてるし
0610774ワット発電中さん2005/04/25(月) 20:16:04ID:ifLXH1aI
SFLはおよびでない？
0611774ワット発電中さん2005/04/26(火) 01:41:28ID:X3wbXkem
SFL・・・エルピーダも使ってる。
0612774ワット発電中さん2005/04/26(火) 09:04:27ID:OPSWUhYA
EDAベンダの鴨が多いな。っていうかEDAベンダの中の人かな。Verilogの方が金になるからなー。まあLSIメーカが率先して鴨やってるんだからしょうがないんだけど。まさに売国産業。
0613774ワット発電中さん2005/04/26(火) 09:25:00ID:wzAJpFPs
上にもあるけどこのギョーカイでは美的センスの無い方が主流
になりやすいというジンクスはある罠

68000 vs 8086にしても、Pascal と CにしてもMinix vs Linuxにしても・・
0614774ワット発電中さん2005/04/26(火) 14:11:06ID:UsH6WjqR
お前、ままごとOSのMInixとLinuxをなんで比較してるんだ？
わかってんのか？
0615774ワット発電中さん2005/04/26(火) 14:39:17ID:VCowlzD5
>>612
相当ひねくれてるな。俺はVerilog派だが、VHDLも使えるツールしか使ってない。
Modelsim/HDL Designer/Precision/SynplifyフィッタはISE/Quartus
Verilog専用のツールって一体何？そんな便利なツール使ったことないね。
大体、VHDLで満足する奴はプログラム言語の開発環境を満足に知らん奴だな。
少しでも知ってりゃ。VHDLなんてゲゲボ。絶えられないはずだ。

0616774ワット発電中さん2005/04/26(火) 17:12:25ID:wzAJpFPs
>>614
最初のLinuxなんて酷いものだったじゃん
0617774ワット発電中さん2005/04/26(火) 20:28:45ID:4w0b6lkR
Minixの方がLinuxより先進性あったんだよね～
0618774ワット発電中さん2005/04/26(火) 22:35:44ID:a1s69AXg
verilogのテストベンチでinitial文の中で継続代入ぽいことをしたいとき、
forever @(A or B) OUT = A || B;
って記述は可能でしょうか？
明日試せばいいのですが、気になるので。。。
0619774ワット発電中さん2005/04/26(火) 22:43:46ID:vYe2i6ZT
>ゲゲボ
なぁ、ゲゲボってどういう意味なん？
0620774ワット発電中さん2005/04/27(水) 00:12:52ID:1QCKtkNc
自分が頭悪い奴であることの宣言でしょう。

書き込み内容から推測するとそうなる。
0621774ワット発電中さん2005/04/27(水) 01:19:05ID:NW0QCMMQ
ゲゲボ
元ネタ、確かファンロードっていう雑誌
30後半から40にかけてのヲタだと思われる
死語とかそういうレベルの代物ではありません
20年ぶりに聞いたよ。未だ使うやつがいるとは…
0622774ワット発電中さん2005/04/27(水) 01:42:50ID:aagbsv72
>>612
アホやなぁお前。
単に今更方向性を変更できない悲惨なVHDL屋だろうがかわいそうにな！
Verilogが金になるというのはそっちの方が生産効率が高いことを認識したユーザが多いからだ。
ユーザが多いから言語仕様の穴を埋めるようなツールが出てくる。
0623俺様 ◆f0ugTrYQRI 2005/04/27(水) 05:47:59ID:dIocz0CA
（；´Д｀）ﾊｧﾊｧ 　ゲゲボ美食ツアーに逝くでちゅよ！
香港で飲茶を食べるでちゅ～
0624774ワット発電中さん2005/04/27(水) 22:44:22ID:eYk1gBjJ
VerilogだのVHDLだのそんな小さい話しじゃない。
LSIメーカを通して、日本の技術、ノウハウ、富がどれだけ海外に流出したか考えたことがないの？
いい加減、Synopsys、Cadense、Mentorをありがたがって、
毎年毎年お布施を払うのはやめて、GNUのようなプロジェクト立ち上げろってことだよ。
0625774ワット発電中さん2005/04/27(水) 22:53:26ID:6pQ5Oz5i
賛同します
賛同します
賛同します

では>>624ﾀﾝ、頑張ってくらはい。
0626774ワット発電中さん2005/04/27(水) 23:06:31ID:1QCKtkNc
>>624
先ずはお前から何かどうぞ。
0627774ワット発電中さん2005/04/28(木) 00:41:01ID:rZNilWpl
まあSTARCのスタイルガイドは確かに情けないよね。
0628socket774@rc2005/04/28(木) 00:54:41ID:alTjvFo/
>>607
ずっと昔AHDLでゴリゴリ書いてますた。
AHDLで評価変数使うと色々裏技つかえますよ。
回路階層の帰納定義が出来たり、
パラメータの内容から数式を通して条件判断して
回路の生成方法を変えたり、
レジスタ入れる個所を自動決定させたり・・・etc
LPMの中身を解析していろいろ知りますた｡


いまはVHDLしか使ってませんけど（ｗ
0629774ワット発電中さん2005/04/28(木) 01:30:25ID:XHA9VSQp
>>625
>>624を破産者にするつもりか！(w
0630774ワット発電中さん2005/04/28(木) 23:44:56ID:EXLbwENb
VHDLでブロックコメント・・・
使えないんだな。
0631774ワット発電中さん2005/04/28(木) 23:55:26ID:NaTZHK5+
つーかレベルの低いどっちが良い論争などするなっての。
馬鹿か？
0632sage2005/04/29(金) 08:40:35ID:hKs8yizz
>>627 スタイルガイド気に入って参考にしてるけど、
どこが情けないの？役に立ってるけどなー。
0633774ワット発電中さん2005/04/29(金) 13:06:22ID:lhVrpHWo
デザインルール的指針はあって然るべきだしそれに何を使うかは
人の勝手なのにね。
ま、好き勝手に書いてろくなドキュメントもないなんて仕事をしてる
んじゃないのかな？
0634774ワット発電中さん2005/04/29(金) 18:06:50ID:BuLkX+R8
>>631
レベルが低いのはお前だボケ。死ねや。

仕事で両方使う必要があるならともかく、
これから新規に使おうという人で、
どっちを使ったほうがより効率的で、将来有望なのか比較したくなるのは当然だ、
0635774ワット発電中さん2005/04/29(金) 18:11:19ID:hL83OBc+
俺はノンケだってかまわないで
食っちまう人間なんだぜ
0636774ワット発電中さん2005/04/29(金) 18:13:28ID:hL83OBc+
すみません間違えました誤爆です
0637774ワット発電中さん2005/04/29(金) 18:27:24ID:lhVrpHWo
やだやだ、休みになると馬鹿が湧くんだよな。
ｳｾﾞｰ
0638774ワット発電中さん2005/04/29(金) 22:55:10ID:R/B0eCmE
みんな休みなの？
0639774ワット発電中さん2005/04/30(土) 13:04:02ID:RwqtPFMQ
漏れは最初にやったのはVHDL
どっかで読んだのは、VHDLやってた人がVerilog使うのは簡単だが、
逆は大変と聞いたからだ。
最初はガチガチのほうでやっとけばラクなほうに転ぶのは簡単ってことだな。
0640774ワット発電中さん2005/04/30(土) 18:18:38ID:eOoS6LdP
漏れは最初にやったのは高周波
どっかで読んだのは、高周波やってた人がディジタル回路は簡単だが、
逆は大変と聞いたからだ。
最初はガチガチのほうでやっとけばラクなほうに転ぶのは簡単ってことだな。
0641774ワット発電中さん2005/04/30(土) 21:36:52ID:/ny9r/xP
>>640
なぜそのまま高周波職人にならなかったのかと小一時間…
0642774ワット発電中さん2005/04/30(土) 23:01:27ID:ZoLLL5Ga
漏れは最初にやったのは小学生
どっかで読んだのは、小学生やってた人が高校生は簡単だが、
逆は大変と聞いたからだ。
最初はガチガチのほうでやっとけばラクなほうに転ぶのは簡単ってことだな。
0643774ワット発電中さん2005/04/30(土) 23:02:39ID:lEXHuyX3
漏れは最初にやったのはアナル
どっかで読んだのは、アナルやってた人がマンコは簡単だが、
逆は大変と聞いたからだ。
最初はガチガチのほうでやっとけばラクなほうに転ぶのは簡単ってことだな。
0644774ワット発電中さん2005/04/30(土) 23:04:15ID:355ObSRc
VHDL == 小学生 == アナル
ってことだな
0645socket774@rc2005/04/30(土) 23:20:21ID:ACNDAkK8
漏れは最初にやったのは回路図入力。
画期的だと思った(15年位前)。
MAX+PLUSでMAX5128使ってAHDL＆回路図入力して
設計やってた頃がなつかすぃ。

実は最初に講習会（小林優氏のCadenceでやってたやつ）
いって覚えた言語はVerilogだったりして（ｗ
0646774ワット発電中さん2005/04/30(土) 23:25:02ID:J+G+FTqB
早く休みが終わらないかな。
アホの書き込みは見るに耐えない。
0647774ワット発電中さん2005/05/01(日) 00:12:18ID:i0O4bH2m
>早く休みが終わらないかな。
>アホの書き込みは見るに耐えない。

と、もっともアホがほざいております
0648774ワット発電中さん2005/05/01(日) 15:08:48ID:0+I6OP6t
function文を多用する俺にとってはVerilogでないと困るな。
0649774ワット発電中さん2005/05/04(水) 10:53:51ID:qCUWf+Bc
しかし、FPGAの匂いのするスレは基地外ばかりだなぁ。

”書き換えできるんでしょ？”ってことでガラガラ仕様やらスケジュールに翻弄されるストレスはわかるけど...。
ここの基地外もage専だなぁ。
0650俺様 ◆f0ugTrYQRI 2005/05/04(水) 11:15:01ID:l7iYV4Kx
（；´Д｀）ﾊｧﾊｧ 　誰か呼んでくれたでちゅか？
0651774ワット発電中さん2005/05/13(金) 01:19:50ID:9Kh+JZzb
質問させていただきます。
データバスに書き込む際に、書き込む時以外はトライステートになるように書いたのですが
'0'を出力するようにするとその箇所だけトライステートではなくオープンドレインになってしまいます。
(QuartusⅡのフロアプランでオープンドレインになっていると分かりました)

LIBRARY ieee;
USE ieee.std_logic_1164.all;

ENTITY test IS

PORT
(
RESET　　: IN STD_LOGIC;
　　　　　　　　　　IN_A　　　 : IN STD_LOGIC_VECTOR(2 downto 0);
　　　IN_B 　　　: IN STD_LOGIC_VECTOR(2 downto 0);
　　　IN_C　　　 : IN STD_LOGIC_VECTOR(2 downto 0);
　　　ADRES　 : IN STD_LOGIC_VECTOR(2 downto 0);
　　　DATA　　 : INOUT STD_LOGIC_VECTOR(7 downto 0)
);

END test;

ARCHITECTURE test_architecture OF test IS

BEGIN

process(RESET, ADRES)

begin

if RESET = '1' then
DATA <= "ZZZZZZZZ";
else
case ADRES is
when "001" => DATA(2 downto 0) <= IN_A(2 downto 0);
DATA(5 downto 3) <= IN_B(2 downto 0);
DATA(7 downto 6) <= "00";

when "010" => DATA(2 downto 0) <= IN_C(2 downto 0);
DATA(7 downto 3) <= "00000";

when others => DATA <= "ZZZZZZZZ";
end case;
end if;

end process;

END test_architecture;

0652774ワット発電中さん2005/05/13(金) 02:40:56ID:WjfEC93p
0とZだけなら「トライ」ステートじゃないもんな。
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