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【Verilog】記述言語で論理設計 Project2【VHDL】

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0549774ワット発電中さん

2005/04/07(木) 13:28:08ID:WPGzVTcc

Q2で設計/sim後、
ISEに乗せかえ
VHDLならできるっしょ。

coregen使うと、Aに戻れない・・・

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