トップページ
⇒
denki
1001コメント
354KB
【Verilog】記述言語で論理設計 Project2【VHDL】
全部
前100
次100
最新50
■ このスレッドは過去ログ倉庫に格納されています
0533
531
05/03/06 22:27:35
ID:cfGiKREI
>>532
ごめんなさい、ミスってました。$signed( )は、Verilog2001から みたいでした。
1995時代の教科書には載っていなくてあたりまえです。 出直してきます…
全部
前100
次100
最新50
■ このスレッドは過去ログ倉庫に格納されています