【Verilog】記述言語で論理設計 Project2【VHDL】
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0525774ワット発電中さん
05/03/05 23:55:33ID:+r6YvIeG符号付の乗算なんですが、
例えば、12bit同士の乗算で、(積は24bitで宣言)
積 <= 805 * 002(MSBは符号桁)
としたときに、modelsimで「00100a」が返りました。
んでも、805のほうはMSBに立ってるので、期待値は「fff00a」です。
気が向いてMSBを32bitまで拡張したら期待値が出ました。本来はどう記述すべきでしょうか。
宜しくお願いします。
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