1001コメント354KB

【Verilog】記述言語で論理設計 Project2【VHDL】

■ このスレッドは過去ログ倉庫に格納されています

0508774ワット発電中さん

05/02/20 15:51:46ID:LwrlHcWl

>>489
std_logic_vector'("00" & hoge( 5 downto 0 ))
でもエラーになるのかな？
stringかbit_vector辺りでオーバーロードしてない？

■ このスレッドは過去ログ倉庫に格納されています