【Verilog】記述言語で論理設計 Project2【VHDL】
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0444774ワット発電中さん
05/02/03 22:54:15ID:RhcRdIxOこれって記述読みこむ時にワイルドカードは使えない?
aaa_v01.vhd を読むときに aaa_v*.vhdな指定をしたいんですが・・・
後、RTL記述読むときのcompilerって内部ゲートの入力openって
チェックしてくれないのかな?
勝手に'0'固定されてるみたいなんですが・・・
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