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denki
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【Verilog】記述言語で論理設計 Project2【VHDL】
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0436
774ワット発電中さん
05/02/03 14:15:40
ID:UbofXE+e
>>435
動作クロックによっては2nsの遅延は無視できないレベルですね。
参考にしたいので、できればそのcase文の記述をさらせませんか?
せめてcase文のビット幅だけでも・・・
遅延は使用したセルライブラリのスペックに依存するかもしれませんが。
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