【Verilog】記述言語で論理設計 Project2【VHDL】
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0435774ワット発電中さん
05/02/03 13:39:57ID:vqHnOfTXcaseを使ったdon't careを含む(所謂ファンクションテーブルが穴だらけ)記述と
同じcaseを使った記述でも配列を使ったROM的決め撃ち記述では今でも確かに
回路規模と速度は変わる。
ゲート遅延が2nSとか、回路の段数が一段とかその程度の変化だが。
現実世界でこれを気にしないと行けないような局面は少ないが知ってると偶に
助かることがある。
だからと言っていつもいつもフルデコードで書く必要もないわけで臨機応変と
言ったところか。
漏れ個人はフルデコードで書くことが多いからdon't careを残す記述は何となく
気持ち悪いなと思いつつ面倒だから気にしないようにしてる感じか。
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