【Verilog】記述言語で論理設計 Project2【VHDL】
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0431774ワット発電中さん
05/02/03 12:55:34ID:JnlefYw4うーん、失礼ながら don't care の性質を判ってないと思うよ
don't care は曖昧に回路を表現するための手段ではないし
同じ論理に対して don't care を用いた記述か そうでない記述かによって
合成結果に無視できない差が出るような合成ツールは不出来だと思う
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