【Verilog】記述言語で論理設計 Project2【VHDL】
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0043体験談1
04/10/09 19:15:29ID:2q5Gawaoシム→シミュレータ
テストベンチ→自分が設計した回路をテストするための条件
42の例でいくと、
0秒目は入力Aに0を入力する
1秒目に入力Aへの入力を0から1に変える
2秒目でシミュレーション終了
・・・というのをVerilogとかで書いたものをテストベンチというですよ。
0秒目は出力Bに1が出ている
1秒目は出力Bが1から0に変化する
2秒まで出力Bは0のまま
という結果がでてくれば、期待通り(入力信号が反転している!)
というわけです。
というわけで、期待通りの動きをするかどうかを、シミュレータに(自分で書いた)
テストベンチと設計した回路(モジュールと呼びますね)を入力し、
出てきた結果を見て判断する、と。
これならお金はかかりません、ハラショー!というわけだ。
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