【Verilog】記述言語で論理設計 Project2【VHDL】
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0001792= ◆YMO/ALTERA
04/09/03 12:21ID:p+kby74r安価で入手できるようになってきました。
このスレが目に入ったおまえ! HDLで何か作って遊んでみませんか。
日曜工作のHDL書き、学生さん、プロの方、カキコお待ちしております。
関連情報は >>2-10 あたり。
前スレ
【Verilog】プログラムで作る回路 Project1【VHDL】
http://science3.2ch.net/test/read.cgi/denki/1072330555/l50
0413774ワット発電中さん
05/02/02 02:19:16ID:W96QUaCuお手上げじゃないかと。
トランスミッションゲートやバッファのコントロール端子の論理をもって信号をｚと判断するのは
ありと言えばありだがそこまでやる意味があるんだろうか？
0414774ワット発電中さん
05/02/02 05:24:02ID:DN2yAtnL0415774ワット発電中さん
05/02/02 07:09:37ID:2Ut00k8h> てか、不定（zを含まない）はあり得る条件だからどうなるかは予想出来るし回路もだいたい解るよ。
> 設計図を使った設計でもでは割とあるし。（例えばさっき出たプライオリティーエンコーダとか）
あう、矛盾してないですか？ >>405-407のときはcasex文を使って合成された回路が想像できない
とおっしゃってたのでプライオリティエンコーダと答えたつもりなのですが、
予想できると言われると立場がないです…
で、繰り返しますけどcasex文ではｘもｚも同じdon't care扱いになるんです。
0416774ワット発電中さん
05/02/02 15:12:31ID:GiwAyeAi0417774ワット発電中さん
05/02/02 15:38:05ID:W96QUaCudcを残したままだと合成が重くなるのは割と最近まで常識だったし
今でも合成回路の規模、速度に影響するから使わない方が良い。
0418774ワット発電中さん
05/02/02 15:53:45ID:AhxK4eGBチューニングとは無縁の合成しっぱなしがokな設計で済んでる環境ならそれでも
良いのかも知れないが。
なんかもの凄いギャップに驚いた。
0419774ワット発電中さん
05/02/02 17:03:40ID:xIPziGYgうーん、そんな事は無いと思うなぁ
俺は Don't care を条件式に書くのは
casex でのエンコーダ系やアドレスデコーダ限定だけど
その場合にはコードの可読性および保守の容易性も上がるし
合成結果の回路が悪くなったという経験も今まで無いよ
念のため手元の合成ツールのマニュアル見直したけど
「casex をこのように使用すると他で記述するより簡潔なRTLになる」
というような事しか書いてなかったよ
0420419
05/02/02 17:08:42ID:xIPziGYg0421774ワット発電中さん
05/02/02 18:17:46ID:AhxK4eGBの合成に及ぼす影響がつい最近記事なっていたのをみて、未だ状況は
変わってないんだなと思ったのだが。
0422774ワット発電中さん
05/02/02 19:55:36ID:xIPziGYg0423774ワット発電中さん
05/02/02 20:52:51ID:AhxK4eGB確か一二月号だったと思うが。
色々と興味深いことが載っていたと記憶してる。
0424774ワット発電中さん
05/02/02 23:26:37ID:xC6GoMdGそれはdon't careの使い方がタコだったからでしょ。
常識的な使い方をしてれば無問題。
可読性の良いＲＴＬになるし、
期待どおりに論理圧縮される。
0425774ワット発電中さん
05/02/03 00:02:01ID:AhxK4eGB本当に設計したことあるのか？
0426774ワット発電中さん
05/02/03 01:26:29ID:3rLmDFC6納期優先 FPGA なら、さくっと使ってさっさと終わらせるだけの話。
状況に併せて使い分けるのがVerilog使いのプロでしょ。
制約条件厳しい設計できても、そういう手の抜き処が分からないってのは、
その環境では設計のプロかもしれんが、Verilog使いとしては半人前。
0427774ワット発電中さん
05/02/03 01:28:00ID:Nn7FeDzh『1000エレメント程度であれば小規模な回路の部類に入ります。
すぐにできますよ。』
と言われた。
いかに自分がちっぽけで未熟者であるかということがわかりました。
やはり大手のメーカーさんは住んでいる次元が違うんですね(´・ω・`)
0428774ワット発電中さん
05/02/03 04:48:19ID:gPaOO2fp1エレメントってどういう単位？
0429774ワット発電中さん
05/02/03 07:58:08ID:DD9ZkZHa0430774ワット発電中さん
05/02/03 12:24:32ID:ooaphGaY1000LEだと内容によるけど1週間くらいでｼﾐｭﾚｰｼｮﾝ検証までかなぁ〜
遅い？
0431774ワット発電中さん
05/02/03 12:55:34ID:JnlefYw4うーん、失礼ながら don't care の性質を判ってないと思うよ
don't care は曖昧に回路を表現するための手段ではないし
同じ論理に対して don't care を用いた記述か そうでない記述かによって
合成結果に無視できない差が出るような合成ツールは不出来だと思う
0432774ワット発電中さん
05/02/03 12:59:14ID:vqHnOfTX確かに小規模の部類かなと思いつつHDLを使うと記述によってどうとでもなる事でもある。
演算回路を書いたりするとあっという間だし。（ｗ
0433774ワット発電中さん
05/02/03 13:01:29ID:vqHnOfTXだったら寺の論理合成ツールはタコなんだね。
貧乏な会社にはそれしか選択肢がないから困ったもんだ。
0434774ワット発電中さん
05/02/03 13:20:52ID:A5WyMfvF禿同。
それから、往々にしてツールが悪いのではなく、記述がタコな場合の方が多い。
don't careの使い方が悪くて、合成ツールが迷うような曖昧な表現になっているのだろう。
0435774ワット発電中さん
05/02/03 13:39:57ID:vqHnOfTXcaseを使ったdon't careを含む（所謂ファンクションテーブルが穴だらけ）記述と
同じcaseを使った記述でも配列を使ったROM的決め撃ち記述では今でも確かに
回路規模と速度は変わる。
ゲート遅延が2nSとか、回路の段数が一段とかその程度の変化だが。
現実世界でこれを気にしないと行けないような局面は少ないが知ってると偶に
助かることがある。
だからと言っていつもいつもフルデコードで書く必要もないわけで臨機応変と
言ったところか。
漏れ個人はフルデコードで書くことが多いからdon't careを残す記述は何となく
気持ち悪いなと思いつつ面倒だから気にしないようにしてる感じか。
0436774ワット発電中さん
05/02/03 14:15:40ID:UbofXE+e動作クロックによっては2nsの遅延は無視できないレベルですね。
参考にしたいので、できればそのcase文の記述をさらせませんか？
せめてcase文のビット幅だけでも・・・
遅延は使用したセルライブラリのスペックに依存するかもしれませんが。
0437774ワット発電中さん
05/02/03 14:27:54ID:vqHnOfTX仕事の案件だから晒せないが同じ例が、DWMの2004/12のP58に載ってるよ。
この記事を見て似たようなことをしてる人が世には居るんだなと驚いた。
尤も例はVHDLだし漏れもVHDL使いだからVerilogメインの話の流れだと
完全に当てはまる例では無いかもしれないが。
0438774ワット発電中さん
05/02/03 16:16:02ID:JnlefYw4こういう事象の把握は大切だよね
比較実験を行ってベストな選択をしながら作っていくという場面は
自分の場合も実務上少なくないです
注意しなければいけないのは、
この記事だけで「これが最近の一般的な傾向」と判断するのは危険だという事
これはある一種類の合成ツール＆ターゲットにおいての結果だから
他の場合の結果も併せてみないと一般的な傾向は判断できないものね
というより「一般的な傾向」というものが仮にあってもそれだけに頼っては危険で
結局はその都度自身で試行しベストな方法を選択する事が必要だね
（もちろん制約条件が楽な場合などは一般傾向を頼りにサクっと書きゃいい）
あれ長文になった、ごめん
0439774ワット発電中さん
05/02/03 17:14:13ID:gPaOO2fp0440774ワット発電中さん
05/02/03 21:40:40ID:N8lsZmuBverilogでFPGAやってます。
-( Ｒ . Ｉ ) * ( Ｒ . Ｉ ) ←R.Iはひとつの変数です
Ｒは整数部4bitでMSBは符号
Ｉ は小数部4bit
こういう計算のとき、
-1 * ( Ｒ . Ｉ ) * ( Ｒ . Ｉ )
になりますよね。このときの-1は、単純に8'hffでよいのでしょうか。。
0441774ワット発電中さん
05/02/03 22:08:18ID:rzTMU+Imそれなら、2の補数なのか、符号付き絶対値なのかで違う。
前者なら、1111.1111 は -0.0001 の意味、後者は -111.1111 の意味で、
どちらも-1ではないな。
-1.000 は、前者なら 1111.0000、後者なら 1001.000
0442774ワット発電中さん
05/02/03 22:33:52ID:N8lsZmuBありがとうございます。
レスいただいて20分ぐらい考え込んでたんですけど、
仕様書の周囲の数字の扱い方から符号付絶対値っぽいです。
（今回は何にも考えないでコーディングしちゃってるんで…）
確認取って修正します。ありがとうございました。
今日の帰り際
Q = (-1) * ( hoge1) * ( hoge2 )
って書いてコミットしてきちゃったんですけど、
もしそのままコンパイルしたらどういう扱いになるんですかね。
コンパイラによるのかな
0443774ワット発電中さん
05/02/03 22:52:20ID:rzTMU+Imそれって、整数扱いになって、aaaa.bbbb * cccc.dddd
Q は eeeeeeee.ffffffff みたいになるけど、
ほっといて下位8ビットとってきたりしないようにね。
しかも、ほんとうに符号付き絶対値なら、
場合分けしないで、そのまま掛けたりしたら、わけわからなくなるぞ。
ちゃんとテストも作れるような仕様書なんだろうな。
0444774ワット発電中さん
05/02/03 22:54:15ID:RhcRdIxOこれって記述読みこむ時にワイルドカードは使えない？
aaa_v01.vhd を読むときに aaa_v*.vhdな指定をしたいんですが・・・
後、RTL記述読むときのcompilerって内部ゲートの入力openって
チェックしてくれないのかな？
勝手に'0'固定されてるみたいなんですが・・・
0445774ワット発電中さん
05/02/03 23:18:50ID:N8lsZmuBありがとうございます。
はい。乗算後のクリップと捨ては小数点位置気をつけてます。
>ほんとうに符号付き絶対値なら、
仕様書いたヒトを問いつめてきます。。
すみません、
>文字どおり hoge1 * hoge2 って書いてるの？
書いちゃってます。
皆さんどう書かれてるんですか、、、、
−１は置いておくとして、今回は小数点位置が同じなので
Q <= hoge1 * hoge2;
（8.8） (4.4) (4.4) ←これは小数点位置
で、
Ｐ = {Q[15] , Q[10:4]};
↑符号桁
と、書いてます。（14-11bitの判定もしてますが）
あぁぁああ、この質問ってverilog云々じゃないんですよね、ディジタル回路の基本編なんだろな
探す本を間違え…orz
0446774ワット発電中さん
05/02/03 23:44:40ID:rzTMU+Imともかく、表現方法の仕様を完璧に洗い直さないとな。
符号付き絶対値だと、正+負とか正-正のときは、
絶対値部分の大小比較をしないといけないとか、心配のタネがつきんぞ。
0447774ワット発電中さん
05/02/03 23:50:54ID:N8lsZmuBガクブルなので洗い直してきます。
（ていうかマジで（（（（；ﾟДﾟ）））ｶﾞｸｶﾞｸﾌﾞﾙﾌﾞﾙ）
ありがと。
0448774ワット発電中さん
05/02/04 10:13:47ID:3Zzi++Txdcモードは忘れたけどtclモードなら
set hoge [ls *.v]
read_verilog $hoge
入力openって、そのゲートに入れる信号をどこにもつないでいないということかな。
それならdon't careになるので処理はDC任せになってしまう。
0449774ワット発電中さん
05/02/04 12:13:41ID:nbBC7cDYちゃんと記述しないと。
出力openならともかく。
0450774ワット発電中さん
05/02/04 12:45:18ID:YFwEnrk0論理合成に何か関係あるのか？
0451774ワット発電中さん
05/02/04 14:05:59ID:auxvR0GW内部バスがHi-Zになるくらいしか思い付かんな。
シミュレーション時にでも問題になるんじゃね?
合成時にひっかかるようなとこにOpenがあるのは論外だろうと。
0452774ワット発電中さん
05/02/04 23:06:53ID:PcPFHaSldc_shell-tなら448の通りだな。lsよりglobの方がTclっぽいけど。read_file -format vhd [glob *.vhd]
というか、こんなディレクトリ内容に依存したものではなくて、
普通は読み込みファイルリストなるものを作るのが常套だろう。
あと、勝手にゼロ固定したというメッセージがでてるじゃないか。
というかファイルを読み込んだ後check_design コマンド叩いていないのか。
0453774ワット発電中さん
05/02/04 23:24:49ID:EzkZATa/デザインの質も知れてるな。
0454774ワット発電中さん
05/02/04 23:47:23ID:Qv08nITwActive-HDL3.1を使ってますが、シミュレーションをしていると、いきなり
”Unknown automation functiion called"と出てきて、シミュレーションできなくなりました。
シミュレーション出来るようにしたいのですが、どうすればいいのでしょうか。
おねがいします。
0455入門者
05/02/05 13:45:04ID:ESrO+/1+思うんだけど、みんなは使ってないの？
0456774ワット発電中さん
05/02/05 15:35:41ID:CssLIlquq2になってからはmodelsim-ae（だっけ？）がほとんどです。
0457774ワット発電中さん
05/02/05 16:39:07ID:K0pZVCU40458774ワット発電中さん
05/02/06 13:01:25ID:b8jbvJhK0459774ワット発電中さん
05/02/06 15:22:14ID:dOqzDSZP0460774ワット発電中さん
05/02/07 07:39:55ID:+t9CCEYD代理店聞け
0461774ワット発電中さん
05/02/09 22:03:56ID:Yx6deWLEすまんが、それをDCでやる方法知ってたら教えてくれ。
できれば、
verilog -f temp.vc
ってやるときの、temp.vcをdcで読みこませれたら
一番いいんだが、いい方法ある？
0462774ワット発電中さん
05/02/10 23:29:11ID:CqylcKJ5これなぁ、、。
dc_shell(NOT dc_shell-t)で簡単にできないところが弱いところなんだよなぁ。
ファイル(ファイルリスト=temp.vc)をオープンする手段がない。
Tclモードなら、set f [open temp.vc]; foreach v [split [read $f] \n] {read_verilog $v};close $f
と強引に一行だが。。
昨今のEDAツールはファイルリストくらい簡単に読めるようにはなってるんだけどね。
シノプシスは、「できるだけTclモードへ移行してくれ」というだけだし。
0463SDRAMコントローラ作成中
05/02/11 15:24:08ID:GLrczidgXilinx のSDRAMコントローラIPの改造記事があったんですが、、、、
オートリフレッシュがコマンドとバッティングしたときにFIFOで解決するとなってました。
8段のFIFOにコマンドとデータを格納しておき、バッティングした時の待ちクロックによってセレクタ動作させると・・・
でも、こんなんでいーんでしょうか？
例えば、ホスト側がずーっとメモリにしっぱなしだとFIFOが溢れるように思うんですけど？
ホスト側をバスWAIT端子でバスアクセスを中断させない限り解決できないような気がするんです。
プロフェショナルな皆様何卒教えてください。
因み、コントローラ自身は外部ホストからのリクエストでメモリにアクセスして、
そのリクエストがいつあるかわからない場合を想定してます。
0464774ワット発電中さん
05/02/11 15:30:22ID:GLrczidg訂正1:例えば、ホスト側がずーっとメモリにアクセスしっぱなしだとFIFOが溢れるように思うんですけど？
訂正2: 因みに、コントローラ自身は外部ホストからのリクエストでメモリにアクセスして
0465774ワット発電中さん
05/02/11 23:52:11ID:VxQeqSfB0466774ワット発電中さん
05/02/12 00:09:11ID:LI1JaXD0わからんもんなぁ。おまえのおつむじゃ
0467774ワット発電中さん
05/02/12 13:15:51ID:5Wdh3uMTこのオツムにこの発言かよ。イタイ、痛すぎるよおまえ。
0468774ワット発電中さん
05/02/12 13:47:03ID:HeLBZWq7ﾌﾟッﾟ アフォ晒して嬉しいか？高卒
0469俺様 ◆f0ugTrYQRI
05/02/12 15:19:54ID:Kzl/Mfv80470774ワット発電中さん
05/02/12 23:23:23ID:yQha/6jBのＦＦＴ回路って作れるんでしょうか？悩んでも一万ゲートで合成できそう
な回路がうかばんです。。。ちなみに回路設計経験２回目くらいです。
教授は”できないわけないじゃないウフフン”とうれしそうに笑ってました。
でも教授の言うことは５割くらいの確率で間違ってるのであんまり
信用できません。本当にできるのかどうか、できるのであればどんな風な
回路にしたら実現できるのか、ご教授いただけませんでしょうか。お願いします。。。
0471774ワット発電中さん
05/02/12 23:59:12ID:3iXD/aHF最初に考えなければいけないことは、三角関数の値の作り方と演算方法ですね
３２ポイントだと三角関数は内部で計算せずに定数として使えばよいでしょう
バタフライ演算の入れ替えはソフトでごちゃごちゃ入れ替えるより回路で一発で入れ替えるほうが簡単です
最後に実効値演算で実数部と虚数部の自乗和の平方根が必要になるから、平方根を作る回路を考える
簡単な回路ということであれば、平方根は奇数を順に引き算すれば求められるからできない事も無いかな
回路構成を考える前に演算手順を明確にして相談したほうが良いと思いますよ
0472774ワット発電中さん
05/02/13 00:18:58ID:Ft+9vbSB風にしてバタフライ演算を順々にsubtypeを使ってｃのプログラムの様にやっていく
風に考えてみたんですが、どうも一万ゲートに収まりそうにないです。。。
行にして１０００行くらいになるし。１６個の三角関数を掛けるところを一つの
モジュールにして掛け算回路を共有しても３百行くらいになります。
そもそも根本的に間違ってるのでしょうか？長い回路くむのは
初めてで参考にした設計例もＦＩＲの極単純な物しか見たことないです。
ＦＦＴをした後には係数を少し触ってＩＦＦＴするだけです。
0473774ワット発電中さん
05/02/13 00:23:21ID:7zrLLhEp0474774ワット発電中さん
05/02/13 00:28:44ID:c/iJ8Qzs処理時間の制約はないようだから、せっせとループを廻して同じ回路を何回も使うように考えよう
１６個くらいだとＤＦＴを１６階やっても同程度の処理になりそうな気もする
0475774ワット発電中さん
05/02/13 00:43:31ID:Ft+9vbSB複雑になると意味わかんないです。初心者はもっと簡単な回路から
はじめるべきでしょうか。でも教授にまた馬鹿にされそうだ。。
0476774ワット発電中さん
05/02/13 00:50:13ID:c/iJ8Qzs0477774ワット発電中さん
05/02/13 05:18:20ID:sfTzSvkGgalaxy使ってるんですが、プロジェクト立ててコンパイルしたらエラーで
PTMがどうのこうと言ってるんですけどPTMって何ですか？
0478774ワット発電中さん
05/02/13 08:03:30ID:/b0uKPsSアル中・低脳・学歴コンプレックスはさっさと死ね。ぼけ。
0479774ワット発電中さん
05/02/13 21:32:07ID:zaq02Jpuバス出力（例：out[3..0])の1bit毎に
別々にoutputピンを割り当てる方法が分かりません。
（上記例だとoutputピン４本）
0480774ワット発電中さん
05/02/14 00:38:50ID:QJ7Ezpy7高卒暴露されてよっぽど悔しいんだね。ヨチヨチ
0481774ワット発電中さん
05/02/14 00:45:19ID:5dysH6OA中卒は生きてる意味ねぇんだよ。かぁちゃんのおっぱいでもしゃぶってろ。この童貞坊やが。
0482774ワット発電中さん
05/02/14 00:55:24ID:rYHyqA8oよう！
久しぶりだな。
下げ方覚えたのかい？
0483774ワット発電中さん
05/02/14 01:19:10ID:6BHivdq7これはMax+PlusII?QuartusIIどっちの話？
エディタでファイル直編集は感心しないなぁ。
0484774ワット発電中さん
05/02/14 18:51:28ID:jGjeVPSPその前に演算にかける時間条件を示せ。
高速でリアルタイム演算が必要か１秒かかってもいいのかによって回答は大きく変わる。
時間制限が無いのなら、ＣＰＵをFPGAにぶち込んで、ソフト演算って手もあるわけだ。
0485484
05/02/14 19:00:21ID:jGjeVPSP0486774ワット発電中さん
05/02/14 20:13:35ID:ie7JUwAI0487484
05/02/14 21:38:32ID:/KsS2x+xまぁ〜そうなんだけど、俺の頭でCPU自作する自信無かったもんで・・・
LEと勘違いしたんだよー。 NIOS余裕で突っ込めるなと。
0488774ワット発電中さん
05/02/14 23:09:50ID:nIZIhiXPQuartus2です。すみません。
入社して早々、仕事の引継ぎでQuartus2使うことになりまして。
体得すると同時に、履歴を残して後々の教育に生かしたいです。
0489774ワット発電中さん
05/02/19 12:47:53ID:Xbzgsqkzprocedureの呼び出し時に、引数に"00" & hoge( 5 downto 0 )と指定したらエラーではじかれました。
ためしにhoge( 7 downto 0 )としてみると問題ないようです。
エラーメッセージはなにやら型が一致しないと言っているようですが、どちらもstd_logic_vector型で、
procedure宣言でもstd_logic_vectorとしているので不一致となるとは思えないのですが。
ちなみにこのprocedureはレジスタの読み書きをマクロ風にしてみようとして、ビットが歯抜けになって
いるレジスタを表現してみようとしたら上記のエラーになった次第です。
とりあえず全レジスタを歯抜けなしにして解決はしたのですが、どうも釈然としないので・・・
0490774ワット発電中さん
05/02/19 12:55:12ID:PajfRhvw0491774ワット発電中さん
05/02/19 13:11:56ID:w9pazgcNsageるのが正しいと思ってる勘違い馬鹿が増殖してるな。
スレタイに即した内容なら、ageで書いて問題なしだから気にするな489
俺はVHDL知らないから質問には答えられないがなー。
0492774ワット発電中さん
05/02/19 13:56:13ID:OnsHRRLa0493774ワット発電中さん
05/02/19 14:42:58ID:X3nOqKqJ俺はVHDL知らないから質問には答えられないがなー。
俺はVHDL知らないから質問には答えられないがなー。
俺はVHDL知らないから質問には答えられないがなー。
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俺はVHDL知らないから質問には答えられないがなー。
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0494774ワット発電中さん
05/02/19 15:07:35ID:HTkMVX2l俺はVHDL知らないから質問には答えられないがなー。
俺はVHDL知らないから質問には答えられないがなー。
俺はVHDL知らないから質問には答えられないがなー。
俺はVHDL知らないから質問には答えられないがなー。
俺はVHDL知らないから質問には答えられないがなー。
俺はVHDL知らないから質問には答えられないがなー。
俺はVHDL知らないから質問には答えられないがなー。
0495774ワット発電中さん
05/02/19 16:02:42ID:S7iIOrd20496774ワット発電中さん
05/02/19 19:47:07ID:YQci5Uhz0497774ワット発電中さん
05/02/19 20:37:28ID:m6nitJOh多くなったよな。
0498774ワット発電中さん
05/02/19 20:45:59ID:PajfRhvw0499774ワット発電中さん
05/02/19 20:51:29ID:X3nOqKqJ「=」が2個なのにﾜﾗﾀ。さすがVerilogスレ。
0500774ワット発電中さん
05/02/20 00:03:37ID:0Ds5C6THその返り値は真か偽か。
0501774ワット発電中さん
05/02/20 00:50:39ID:bNKh22n9ついでに、(491 == 495) && (491 == 497) も真。
0502774ワット発電中さん
05/02/20 01:55:28ID:hZNQrB+R「=」が２個というのはVerilogに限ったこっちゃ無いだろ。
もっといろんな言語を勉強すべし。
0503774ワット発電中さん
05/02/20 03:57:44ID:SlW2KIp5単に2ちゃんで”＝”と書くのが一般的だからだろ。
「こいつはVerilog以外の言語でも”＝＝”が使われてるのを知らないんだ！そうに違いない！！」
って浅はかで偏った奴だ。（ｗ
0504774ワット発電中さん
05/02/20 04:46:25ID:Hrq/jZPm0505774ワット発電中さん
05/02/20 06:50:30ID:62Jkgl2lんなのあったっけ？ VerilogもVHDLもまともにわからんのですが
解説お願いします。（C++、Java、BASICなどはわかります）
0506774ワット発電中さん
05/02/20 12:59:18ID:ISRILzfO>>10'd497の俺が言うんだから間違いない。
0507774ワット発電中さん
05/02/20 15:25:43ID:CYeF6uYfすいません。あまり問題ないかなーと思って勝手に思って書き込まなかったんですが
リアルタイムです。。。音声からADCした44.1kHz,16bitPCM信号(モノラル)
を33Mhzのクロックがある1万ゲートの回路でFFTしようと考えてました。
それで32POINTだとhttp://momonga.t.u-tokyo.ac.jp/~ooura/fftman/ftmn2_1.html#sec2_1
ここにのってるある長さのFFTを半分の長さにしてやる(データの半分を
虚数部に入れてFFTする)って方法を考えてたんですが16POINTだと
波形になるんだろうか?とか悩んでます。33MHz一万ゲートだと
やはり無理でしょうか。。。FFT回路で最終的にはバンドパスフィルター
みたいな事をしたいなぁと考えてます。。。
0508774ワット発電中さん
05/02/20 15:51:46ID:LwrlHcWlstd_logic_vector'("00" & hoge( 5 downto 0 ))
でもエラーになるのかな？
stringかbit_vector辺りでオーバーロードしてない？
0509774ワット発電中さん
05/02/20 16:14:51ID:LYDFFhPfバンドパスフィルターなら
FFTではなくてFIR フィルターでは問題あるのですか？
乗算器のあるＦＰＧＡなら簡単に組めると思います。
0510774ワット発電中さん
05/02/20 16:22:29ID:CYeF6uYfああ、すいません。大学でより複雑な回路を組まされるんですがその前の
演習問題ってことでやってます。Firは別の人が先に作ってしまったので
同じものをやるのもなぁってことでFFTをやろうと思いました。
0511774ワット発電中さん
05/02/20 16:23:01ID:CYeF6uYf>>484 -> >>509
0512774ワット発電中さん
05/02/20 17:39:01ID:6YJdgH7hへえ、別人にしては書き出しの文体がまるで同じ。
奇遇なことがあるもんだねぇ。へえ。( ´,_ゝ｀)
> 491 ：774ワット発電中さん ：05/02/19 13:11:56 ID:w9pazgcN
> 最近490みたいなsage原理主義者つうか、
> 497 ：774ワット発電中さん ：05/02/19 20:37:28 ID:m6nitJOh
> >>490みたいにちょっと注意されるとキレるニワトリみたいな奴
0513489
05/02/20 21:05:10ID:YwwvT9HMレスありがとうございます。
明日会社いって試してみます。
オーバーロードは使っていないので（プロジェクト全体でprocedureはこれ１つだけ）
たぶん影響はしていないと思います。
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