【Verilog】記述言語で論理設計 Project2【VHDL】
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0412774ワット発電中さん
05/02/02 02:15:06ID:W96QUaCu設計図を使った設計でもでは割とあるし。(例えばさっき出たプライオリティーエンコーダとか)
しかしだ、zを条件に含むとどうしようもないよ。信号がzかどうかは例えばトランスミッションゲート、バッファの
コントロール端子の論理を見ることになるわけでそうまでしてcasexを使う意味を考えてしまう。
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