【Verilog】記述言語で論理設計 Project2【VHDL】
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0409774ワット発電中さん
05/02/02 01:50:38ID:2Ut00k8hいや、不定やzのビットは比較をしないdon't care扱いになる。
casex文なら
3'b1xx: 処理;
と書くと、合成ツールはMSBが1だったら他のビットは
どの値になっても構わないと解釈するので、
MSBにプライオリティのついたエンコーダが生成される。
少なくともDesignCompilerはそうだった(はず)。
casex文を使うと真理値表っぽく見えるので
使い方によっては可読性が良くなる場合もある。
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