【Verilog】記述言語で論理設計 Project2【VHDL】
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0389774ワット発電中さん
05/01/29 02:40:13ID:0eU2ngC3のISAインターフェースのところでIOWのエッジを検出するのに
IOW_F = (IOW2==1'b1 & IOW1==1'b0 & IOW_N==1'b1)? 1'b1 : 1'b0;
ってなってるけど、これだとIOWにグリッジがクロックエッジの前後に載ったら、
誤動作しません？ IOW1==1'b1のほうがいいんじゃ？ 駄目？
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