【Verilog】記述言語で論理設計 Project2【VHDL】
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0347774ワット発電中さん
05/01/22 11:18:04ID:EQ9/Cy5f>>外部入力のリセットラインを内部で同期化・分配させるリセットモジュール作るのは半ば常識だと思っていましたが
> 常識と思う根拠は何? 何の情報もなく、そういう回路をつける人は、いないのではないかな?
339じゃないんですけど、外部入力をそのまま非同期のリセットラインにしてしまうと、
ノイズ関係が原因で誤ってリセット有効になっちゃいませんかね。
入力バッファをシュミットトリガタイプにすればである程度回避できるかもしれませんが。
なので外部入力のリセット信号は内部でいったんFFで受けて同期化するのが普通と思っていました。
間違ったところがあれば参考にしたいので御指摘願います。
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