【Verilog】記述言語で論理設計 Project2【VHDL】
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0340774ワット発電中さん
05/01/22 08:12:49ID:bG2MdMTX>外部入力のリセットラインを内部で同期化・分配させるリセットモジュール作るのは半ば常識だと思っていましたが
常識と思う根拠は何? 何の情報もなく、そういう回路をつける人は、いないのではないかな?
そういう記述を書籍やマニュアル、アプリケーションノート等で見たことがないんで、
常識というほどありふれた情報なら、情報源を教えてください。
根拠があるわけじゃないけど、
初期リセット時が問題なのは、動作の不確実さと思っているんですが。 リセット時でも、その内部回路だけは
確実な動作をするんでしょうか? 単純に矛盾を感じるんですが。
正直なところ、内部ゲートで対応して確実な初期リセット動作を期待できる回路があるのなら知りたいですね。
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