【Verilog】記述言語で論理設計 Project2【VHDL】
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0327774ワット発電中さん
05/01/21 12:39:51ID:r4fk+WsI直接メカニカルスイッチにつながってたりして、リセット信号が
システムクロックとまったく同期していないという環境では、
非同期リセット使った回路だと、うまくリセット処理できないことがあるよ。
キモはリセット信号がデアサートするタイミング。
システムクロックを基準に見て、リセット信号がデアサートするタイミングが
セットタイム/ホールドタイム違反すると誤動作する場合がある。
あるいは、同じIC内のFFにおいて、リセット状態から通常動作状態に復帰する
タイミングが各FFによって1クロックずれたりする。
(完全同期回路ならすべてのFFが同じクロックで復帰しないとまずいよね)
つまり、リセット信号のデアサートするタイミングは
システムクロックと同期してないと非同期リセットを使えないんだよね。
このような場合なら、リセット信号をメタステーブル対策して
各FFの同期リセットにつっこむのもアリかもなと思うよ。
まぁ、いまどきのリセット信号は専用ICが生成していて、デアサートタイミングが
ちゃんとシステムクロックと同期しているから、安心して非同期リセットが
使えるんだけどね。
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