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denki
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【Verilog】記述言語で論理設計 Project2【VHDL】
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0309
774ワット発電中さん
05/01/20 07:29:37
ID:3jBnxwqh
つーか、設計者が意図したタイミング、FFの状態を実現するのが目的であるなら
同期、非同期は特に問題にならないだろうね、リセットに限っては。
当然タイミングを100%管理出来るならリセットに限定する必要もないのだが普通は
面倒だから全部同期設計にしてるわけだが。
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