トップページ
⇒
denki
1001コメント
354KB
【Verilog】記述言語で論理設計 Project2【VHDL】
全部
前100
次100
最新50
■ このスレッドは過去ログ倉庫に格納されています
0289
279
05/01/18 20:08:54
ID:z1NjAUwj
訂正です
「電源投入時の過渡状態のことを考慮すると非同期リセットが無難」なのは
>>267
さんでした。 どうもすまんです。
全部
前100
次100
最新50
■ このスレッドは過去ログ倉庫に格納されています