【Verilog】記述言語で論理設計 Project2【VHDL】
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0281774ワット発電中さん
05/01/18 07:24:57ID:ET+W0Gqh>静電気で苦労したくないので...同期を選択して
初期リセット時の静電気による誤動作に、同期リセットが効果があるってのはどうやって検証したんでしょう?
また、効果ありと考える技術的根拠はなんなんでしょうか?
そもそも、初期リセット時の誤動作を静電気によるものと、どうやって分かったんでしょうか?
自分ははじめて、そういう問題を聞きましたが、これって常識? 最近のメーカーのデザインマニュアルでは
リセット時の静電気による誤動作について警告してあるんでしょうか?
静電気対策ってのは、入力段にアナログ的な回路で対応するものとばかり思っていました。
>>近年はリセットのファンアウトに伴うバッファ段数増加によるタイミング調整
ゲート数が大きくなると、リセットのスキューも問題になるということでしょうか?回路設計だけでなく、
レイアウトもされているということなんでしょうか。大規模な回路を設計からレイアウトまでされているのですか?
かなりの大企業にお勤めなんでしょうか?小さいところじゃ、静電気による誤動作の検証も難しい気がしますね。
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