【Verilog】記述言語で論理設計 Project2【VHDL】
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0275774ワット発電中さん
05/01/17 23:12:10ID:o490Ue7Q270 で記述しましたがメーカーのデザインガイドの記述内容なので、自分が回答するわけにも
いかないので、逆に疑問点を質問
>トータルでやっぱ増えるのかな?
これはどういうことなんでしょうか? 初期化リセットを非同期にしたときに、
追加される回路とは何なのでしょうか?
>某合成ツール...RTL記述のミスでは、
そうなのかもしれませんが、人間はミスをする動物ですし、同期リセットにしたら
問題が起きるから某ツールは使うなとメーカーは言えないのでは?
>某合成ツールを使っているのなら...問題はおきない
同様にLSIメーカーがツールを指定するわけにはいかないのでは?もちろん推奨は可能で
しょうが。
非同期リセットでは問題とならないという前提ですが、
特定の条件でしか起きないとか、特定のツールを使えば避けられるというよりは、
メーカーのデザインマニュアルでは、必ず問題にならない方法を推奨するほうが、
良いと私には思えますが。
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