【Verilog】記述言語で論理設計 Project2【VHDL】
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0273774ワット発電中さん
05/01/17 22:22:48ID:9QQ3QVB8で、疑問ですが、
>タイミングの問題がなく タイミングを合わせる為のゲートが削除できます
非同期リセットで、タイミングの問題が楽になるのは分かる。
「タイミングを合わせる為のゲート」は減るのかも知れないが、 トータルでは
やっぱ増えるのかな? 規模によるのかも知れないけど。
>ゲートレベルのシミュレーションにおいて、値が確定しなくなる
これは某合成ツールを使用する前提でのRTL記述のミスでは?
某合成ツールを使ってるなら、sync関係の属性を正しく指定すればシミュレーションでも
問題は起きないと認識していますが。
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