【Verilog】記述言語で論理設計 Project2【VHDL】
■ このスレッドは過去ログ倉庫に格納されています
0269774ワット発電中さん
05/01/17 16:08:44ID:iXKmfkSo>電源投入時の過渡状態を考えれば、同期リセットにしておくのが無難。
外バスのインターフェースなんかの出力が不定でもいいんですか、へ〜。
お前のチップは、気が付いたら勝手に外メモリの中身を壊してたり
バスがぶつかってデバイス壊したり、しかもそれは個体差があって
原因解析が困難だったりしそうで、到底商品として成り立たない罠w
■ このスレッドは過去ログ倉庫に格納されています