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denki
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【Verilog】記述言語で論理設計 Project2【VHDL】
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0264
774ワット発電中さん
05/01/17 12:28:07
ID:agQ5CCCe
>>262
に同意。
ASIC設計だと同期リセットはリスクをちゃんと理解していないうちは使わないほうがいいよ。
エッチ・ディー・ラボからSTARCに移管されたマニュアルも
変わらず非同期推奨です。別に「コンサル屋の思うつぼ」と言われてもねぇ。
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