【Verilog】記述言語で論理設計 Project2【VHDL】
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0237774ワット発電中さん
05/01/14 02:39:19ID:aX7Y8NgQwire E;
reg [2:0] sr;
always @(posedge CLK or negedge RST) begin
if(!RST) sr <= 3'b000;
else sr <= {sr[1:0], enable};
end
assign E = sr[2:1] == 2'b01;
always @(posedge CLK or negedge RST) begin
if(RST) register <= 1'b0;
else if(E) register <= data;
end
(1) FFのリセットは非同期が普通
(2) enableとCLKは非同期なのでCLK同期化する必要あり
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