【Verilog】記述言語で論理設計 Project2【VHDL】
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0222774ワット発電中さん
05/01/13 22:21:42ID:BTjdO9b3おしい。こんな記述すればいいはず。
慣れると無意識に出てくるほどの常套するコードだと思う。
wire en_load = ~enable_last & enable ;
always @(posedge clk) begin
if(~reset)
enable_last <= 0;
else
enable_last <= enable;
end
always @(posedge clk) begin
if(~reset)
register <= 0;
else if ( en_load )
register <= data;
end
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