【Verilog】記述言語で論理設計 Project2【VHDL】
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0219774ワット発電中さん
05/01/13 21:32:54ID:tUOPQG7Fん?こういうこと?これだと、どんどんdataが書き込まれてしまいますよね。
1回だけ書き込みたいんですけど。
always @ (posedge clk)
if(enable)
FF_enable <= 1;
always @ (posedge clk)
if(FF_enable)
regster <= data;
>>218
保証されてます。
ソフトウェアでイネーブル信号を書き込むんで。
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