トップページ
⇒
denki
1001コメント
354KB
【Verilog】記述言語で論理設計 Project2【VHDL】
全部
前100
次100
最新50
■ このスレッドは過去ログ倉庫に格納されています
0218
774ワット発電中さん
05/01/13 21:12:18
ID:/0E9bOBG
ちょっと思ったんだが
イネーブル信号がクロックより長いことは保証されてんの?
メタステーブルへの対処は?
全部
前100
次100
最新50
■ このスレッドは過去ログ倉庫に格納されています