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denki
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【Verilog】記述言語で論理設計 Project2【VHDL】
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0215
774ワット発電中さん
05/01/13 18:54:04
ID:eTrlq5kX
クロックをセンシビティリストに書いて、always文の内部でenable をポーリングするっていうのじゃ駄目?
ただし、disableするには別途信号線が必要になると思うよ。
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