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【Verilog】記述言語で論理設計 Project2【VHDL】

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0165774ワット発電中さん

04/12/24 14:16:12ID:QntLHWVC

>>164
a の型は何?
aもinteger型なら問題はなさそうだが… (論理合成は出来ないと思うけど)

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